Динамическая помехоустойчивость триггерных элементов высокочастотных многофункциональных интегральных схем

• Автор: Стахин, Вениамин Георгиевич
• Шифр специальности: 05.27.01
• Научная степень: Кандидатская
• Место защиты: Б. м.
• Количество страниц: 154 с. : ил

Содержание

Глава Источники и приемники помех в триггерных

элементах быстродействующих И С

1.1. Общие положения

1.2. Моделирование помех в ТЭ.

1.3. Интегральный триггерный элемент как приемник помехи.

Выводы

Глава2 Помехоустойчивость триггерных запоминающих

2.1. Общие положения квазистатического моделирования помехоустойчивости

2.2. Особенности моделирования помехоустойчивости триггерных элементов статических ЗУ.
2.3. Особенности квазистатического моделирования динамической помехоустойчивости триггерных
элементов памяти
2.4. Компьютерное моделирование квазистатических характеристик динамической помехоустойчивости для триггерных элементов СОЗУ.
Выводы
ГлаваЗ Моделирование динамической
помехоустойчивости триггерных элементов
3.1. Динамическая помехоустойчивость биполярных триггерных элементов
3.2. Динамическая помехоустойчивость униполярных триггерных элементов
3.3. Малосигнальные динамические характеристики
триггерных элементов.
Выводы.
Глава4 Элементы схемотехники высокочастотных
иомехозащшцеиных интегральных схем с использованием триггерных элементов
4.1 Высокочастотные элементы памяти.
4.2 Элементы схемотехники триггерных ячеек памяти
в многопортовых системах
4.3 Элементы схемотехники быстродействующих многофункциональных радиочастотных ИС.
Выводы.
Заключение
Литература


Вероятность появления таких сбоев повышается с увеличением тактовой частоты, уменьшением размеров транзисторов и с увеличением количества запоминающих ячеек или объемом СОЗУ. Это соответственно приводит не только к уменьшению чувствительности устройства в целом, но и в значительной степени усложняет его конструктивное и технологическое исполнение. Наличие сигналов помех определенного спектра на шинах питания, земли и сигнальных выводах в высокочастотных ИС создает не только искажения цифрового сигнала в виде джиттера, фазового шума, но и при определенных условиях вызывает сбои в высокочастотных триггерных ячейках, используемых для деления частоты. Таким образом, состояние вопроса диктует следующую цель диссертационной работы. Цель работы - развитие методов и средств проектирования и разработки быстродействующих триггерных элементов многофункциональных микросхем при воздействии локальных и распределенных помех и наводок, как основы создания новой элементной базы микроэлектроники. Использование результатов работы. Под руководством и при личном участии автора были разработаны высокочастотные интегральные микросхемы памяти с повышенной помехоустойчивостью. Разработан комплект радиочастотных навигационных аналого-цифровых интегральных схем для систем ГЛОНАСС, НАВСТАР. Разработаны элементы многопортовых систем широкого спектра задач для оборонных и гражданских применений. Апробация работы. Восьмая школа-семинар «Математическое и машинное моделирование в микроэлектронике»/ Институт физики полупроводников АН Литвы. Вильнюс, г. Научно техническая конференция «Проектирование, конструирование и технология СБИС»/ МИЭТ. Москва, . Третья научно-техническая конференция АООТ «НИИМЭ и завод Микрон». Москва, г. Вторая научно-техническая конференция «Электроника, микро- и наноэлектроника»/ МИФИ, НИИ СИ РАН. Суздаль, г. Третья международная научно-техническая конференция "Электроника и информатика - XXI век"/ МИЭТ. Москва, г. Достоверность результатов подтверждается строгими доказательствами, совпадением результатов, полученных различными авторами, включая зарубежных исследователей, результатами экспериментальных исследований и эксплуатации серийных и опытных микросхем, а также авторскими свидетельствами на изобретения. Публикации. По результатам работы опубликовано печатных работ, включая доклады на научно-технических конференциях, семинарах, симпозиумах и авторские свидетельства на изобретения. Автор принял участие в выполнении более НИОКР, имеющих отношение к тематике данной диссертации, как в качестве исполнителя, так и главного конструктора и руководителя работ. Личный вклад автора в работы, опубликованные в соавторстве, состоит в постановке задачи, проведении аналитических исследований и в анализе полученных результатов. Объем и структура работы Диссертация состоит из введения, четырех глав, заключения, изложенных на 1 страницах, включая рисунка и список литературы наименования. Глава 1. Основным узлом схемы, по которому определяют функциональную надежность цифровых интегральных схем, являются триггерные элементы (ТЭ), объединяемые обычно адресными и разрядными шинами в матрицу накопителя. Конструктивные дефекты в ИС приводят прежде всего к следующим отказам : отсутствие записи «О» или «1», ложная запись - искажение информации в ТЭ при записи в соседние элементы памяти вследствие замыканий паразитных омических или емкостных связей между ТЭ, ложное считывание - появление отказов при считывании информации вследствие больших токов утечки ТЭ, подсоединенных к одной разрядной шине ШР. Выбор и управление ТЭ осуществляется с помощью дешифраторов, которые могут иметь следующие виды функциональных отказов: отсутствие выборки ТЭ, выборка одного и того же ТЭ по различным адресам - многоадресная выборка, одновременная выборка нескольких ТЭ по одному адресу -неоднозначная выборка. Методы совершенствования технологий и конструкций современных ИС направлены на повышение воспроизводимости технологических параметров ИС, погрешности размеров элементов с учетом воздействия дестабилизирующих факторов. Кроме того, важное значение при разработке имеет проблема межсоединений.