Исследование и разработка конвейера команд процессора с архитектурой явного использования параллелизма команд

• Автор: Столярский, Евгений Зиновьевич
• Шифр специальности: 05.13.15
• Научная степень: Кандидатская
• Год защиты: 2001
• Место защиты: Москва
• Количество страниц: 109 с.

СОДЕРЖАНИЕ
ВВЕДЕНИЕ
1. ПРОИЗВОДИТЕЛЬНОСТЬ УСТРОЙСТВ ПОДГОТОВКИ КОДА
1.1 ПРОБЛЕМЫ ПОВЫШЕНИЯ ЭФФЕКТИВНОСТИ ПОДСИСТЕМ ПАМЯТИ
1.2. ФАКТОРЫ, ВЛИЯЮЩИЕ НА ПРОИЗВОДИТЕЛЬНОСТЬ
1.2Л. Препроцессор предварительной обработки
1.2.2. Пропускная способность
1.2.3. Реакция на переход
1.2.4. Условное исполнение
1.2.5. Технология
1.3. СУЩЕСТВУЮЩИЕ РЕАЛИЗАЦИИ УСТРОЙСТВ ПОДГОТОВКИ КОДА
1.3.1. Структура памяти
1.3.2. Эффективность и методы оценки производительности кэш-памяти .
1.3.3. Типы кэш-памяти
1.3.4. Предсказание направления ветвления
1.3.4.1. Затраты на промах по предсказанию

1.3.4.2. Динамическое предсказание
1.3.4.3. Статическое предсказание
1.4. ПОСТАНОВКА ЗАДАЧИ
1.5. ВЫВОДЫ
2. ВЫПОЛНЕНИЕ ПЕРЕХОДОВ В ВЫСОКОПАРАЛЛЕЛЬНЫХ ПРОЦЕССОРАХ
2.1. ЕР1С-ПРОЦЕССОРЫ
2.2. РАСЩЕПЛЕНИЕ КОМАНДЫ ПЕРЕХОДА НА ДВЕ ЧАСТИ
2.2.1. Команды подготовки перехода
2.2.2. Конвейер с подготовкой адреса перехода
2.2.3. Конвейер с просмотром адреса перехода
2.2.4. Конвейер с чтением кода ветвей перехода

2.2.5. Конвейєр с дешифрацией команд ветвей перехода
2.3. РЕГИСТРЫ КОДА
2.3.1. Размер регистра кода
2.3.2. Чтение кода
2.3.3. Количество регистров кода
2.4. ВЫПОЛНЕНИЕ СПЕКУЛЯТИВНЫХ ВЫЧИСЛЕНИЙ
2.5. ИСКЛЮЧИТЕЛЬНЫЕ СИТУАЦИИ, ИСТОРИЯ И ОТКАТ КОНВЕЙЕРА
2.6. СТРУКТУРА КЭШ-ПАМЯТИ БОЛЬШОГО ОБЪЕМА
2.6.1. Анализ возможных вариантов построения буфера команд
2.7. ВЫВОДЫ
3. РЕАЛИЗАЦИЯ БУФЕРА КОМАНД ЕРІС-ПРОЦЕССОРА “ЭЛЬБРУС”
3.1. СТРУКТУРА ПРОЦЕССОРА “ЭЛЬБРУС”
3.1.1. Временные диаграммы
3.1.2. Требования к буферу команд процессора “Эльбрус”
3.1.3. Структура устройства управления
3.1.4. Структура буфера команд
3.2. МОДЕЛИРОВАНИЕ БУФЕРА КОМАНД ЕР/С-ПРОЦЕССОР А
3.2.1. Методология
3.2.2. Полученные результаты
3.3. РЕАЛИЗАЦИЯ БУФЕРА КОМАНД
3.3.1. Факторы, влияющие на организацию буфер команд
3.3.2. Реализованные механизмы
3.3.3. Особенности реализации
3.4. ВЕРИФИКАЦИЯ ПРОЕКТА
3.5. ВЫВОДЫ
ЗАКЛЮЧЕНИЕ
СЛОВАРЬ
СПИСОК ЛИТЕРАТУРЫ

РИСУНКИ
Рис. 1.1. Механизм подготовки кода процессора с высокой степенью параллельности
вычислений
Рис. 1.2. Кэш трасс
Рис. 1.3. Структура памяти
Рис. 1.4. Структура памяти суперскалярного микропроцессора
Рис. 1.5. Кэш промахов
Рис. 1.6. Кэш замещений
Рис. 2.1. Пример работы конвейера в режиме переключения на новую ветвь
Рис. 2.2. Идеальный вариант переключения для суперскалярного процессора
Рис 2.3. Расщепление команды условного перехода
Рис 2.4. Команды подготовки перехода
Рис 2.5. Конвейер с подготовкой адреса перехода
Рис. 2.6. Аппаратная реализация конвейера с подготовкой адреса перехода
. Рис. 2.7. Конвейер с просмотром адреса перехода
Рис. 2.8. Аппаратная реализация алгоритма с просмотром адреса перехода ............52 к
Рис. 2.9. Конвейер с чтением кода ветвей перехода
Рис. 2.10. Аппаратная реализация алгоритма чтения кода ветвей перехода
Рис. 2.11. Конвейер с дешифрацией команд ветвей перехода
Рис. 2.12. Аппаратная реализация алгоритма дешифрации команд ветвей перехода
Рис. 2.13. Чтение с перекосом
Рис. 2.14. Пример возникновения исключительной ситуации
Рис. 2.15. Прямоадресуемый кэш с адресацией по виртуальным адресам
Рис. 2.16. Прямоадресуемый кэш с адресацией по физическим адресам
Рис, 2.17. Частично ассоциативный кэш с адресацией по виртуальным адресам и без
просмотра таблицы страниц
Кэш переходов. Еще одним способом повышения эффективности прямоадресуемой кэш-памяти является введение памяти, запоминающей динамическое использование кода (выполнение переходов). В случае повторения цепочки кода становится возможным предсказывать адреса подкачки кода и сократить время подготовки. Такой механизм широко используется в суперскалярных процессорах, исполняющих несколько команд за один такт [23].
Кэш 30x50. Отличительной чертой такого кэша является то, что в качестве дополнительной памяти выбирается любой кэш того же объема, но большей ассоциативности. Достоинством кэша этого вида является то, что он обладает преимуществами быстрого прямоадресуемого кэша (ОМС), с одной стороны, и достаточно большой дополнительной ассоциативной частью, с другой стороны.
Согласно результатам исследований, ННС обладает максимальной эффективностью при одном и том же объеме памяти.
Многотактные и конвейерные кэш-памяти. Снижающаяся длительность такта и возрастающие объемы кэш-памяти приводят к необходимости применения накопителей кода с временем доступа более одного такта.
Построение многотактной кэш-памяти приводит к усложнению алгоритмов управления обращением в накопитель кода и замедляет реакцию кэш-памяти на проверку и выдачу команд. Самым простым решением реализации многотактных схем кэшпамяти является построение полного конвейера. Однако прямое применение конвейера к накопителю кода не всегда возможно (в случае времени чтения данных больше длительности такта). Поэтому в место полного конвейера в некоторых современных процессорах используют многоколоночную структуру кэш-памяти с независимыми адресами обращения. С одной стороны, поочередные обращения в разные колонки кэшпамять позволяет применять накопители кода с временем обращения более одного такта, с другой - позволяет получать данные из кэш-памяти каждый такт. Однако такой подход не защищен от конфликта адресов и не всегда приводит к росту производительности.