Алгоритмы и устройства контроля сверхбольших интегральных схем для радиоаппаратуры

• Автор: Краснов, Михаил Игоревич
• Шифр специальности: 05.12.04
• Научная степень: Кандидатская
• Год защиты: 2010
• Место защиты: Москва
• Количество страниц: 190 с. : ил.

В диссертации показано, что такая актуальная проблема, как надежность современной радиоаппаратуры обусловлена надежностью сверхбольших интегральных схем (СБИС). Анализ существующих алгоритмов функционального контроля и методов диагностического неразрушающего контроля СБИС, проведенный в работе, показал низкую скорость или эффективность существующих алгоритмов, а также недостатки оборудования для проведения функционального контроля.
В диссертации синтезированы новые алгоритмы функционального контроля и методы диагностического неразрушающего контроля корпусированных СБИС, решающие ряд выявленных ранее проблем, а также разработаны схема и программное обеспечение функционального тестера оперативных запоминающих устройств (ОЗУ), позволяющего повысить скорость и качество проводимых испытаний.
По результатам исследования сформированы инструкции и алгоритмы проведения функционального контроля ОЗУ и программируемых логических интегральных схем (ПЛИС), а также создан функциональный тестер ОЗУ, использующиеся при проведении испытаний СБИС в Научном центре сертификации элементов и оборудования (НЦ СЭО) ОАО «Российские космические системы».

Содержание
1. ВВЕДЕНИЕ
1.1. Современное состояние проблемы
1.2. Цели исследования
1.4. Научная новизна
1.5. Положения, выносимые на защиту
1.6. Структура работы
2. МИКРОСХЕМЫ ОЗУ
2.1. Типы оперативной памяти и
структурные СХЕМЫ ЯЧЕЕК
2.2. Возможные причины появления неисправностей микросхем оперативной памяти 1
2.3. Классификация и описание неисправностей микросхем оперативной памяти
2.4. Алгоритмы функционального тестирования микросхем оперативной памяти
2.5. Алгоритмы функционального тестирования декодера адреса микросхем оперативной памяти
2.6. Проблемы функционального контроля микросхем оперативной памяти
2.7. Сравнение алгоритмов функционального контроля микросхем оперативной памяти
2.8. Предлагаемый алгоритм функционального тестирования СБИС оперативной памяти
2.10. Диагностический неразрушающий контроль микросхем оперативных запоминающих устройств (ОЗУ)
2.11. Предлагаемый метод диагностического неразрушающего контроля

2.12. Выводы по второй главе
3. ФУНКЦИОНАЛЬНЫЙ ТЕСТЕР СБИС ОЗУ
3.1. Актуальность разработки функционального тестера СБИС ОЗУ
3.2. Техническое задание на разработку функционального тестера СБИС ОЗУ
3.3. Принципиальная схема и особенности проектирования разработанного функционального тестера ОЗУ
3.4. Программное обеспечение для управляющего персонального компьютера
3.5. Выводы
4. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ
4.1. Типы ПЛИС и различия между ними
4.2. Задача функционального контроля и диагностического НЕРАЗРУШАЮЩЕГО КОНТРОЛЯ ПЛИС
4.3. Существующие решения реализации функционального контроля ПЛИС
4.4. Предложения по реализации функционального контроля ПЛИС
4.5. Проблемы реализации контроля электрических параметров однократно программируемых ПЛИС
4.6. Предложение по реализации контроля электрических параметров однократно программируемых ПЛИС
4.7. Предлагаемые методы диагностического неразрушающего контроля ПЛИС
4.8. Выводы
5. ЗАКЛЮЧЕНИЕ
5.1. ПОЛУЧЕ1ШЫЕ РЕЗУЛЬТАТЫ
5.2. Практическая значимость
5.3. Достоверность

Табл. 5. Выявляемые неисправности маршевыми тестами ОЗУ
Название Выявляемые неисправности Количество обращений к каждой ячейке
8АР АР ТР СПп СПИ СіЧуп БСР Связанные неисправности
МАТБ Все + - - - - - -
МАТЭ-н Все Все - - - - - -
МАТБ++ Все Все Все - - - - -
МагсЬ X Все Все Все Все - - - -
Магсії С- Все Все Все Все Все Все Все -
МагсЬ А Все Все Все Все - - - Все связанные с СИсЦ, некоторые связи СИпя с СПск
Магсії У Все Все Все Все - - - Все ТРя, связанные с СР1ая
МагсЬ В Все Все Все Все - - - Все связанные с СР1ё8, все ТРь, связанные с Ср1(Р> или СРш1, некоторые связи СРтя с CFids
Рис. 15. Модель кодочувствительной неисправности
Для выявления кодочувствительных неисправностей в [33] предлагается использовать модифицированные маршевые тесты, алгоритмы реализации которых приведен в Табл. 6.