Методы ускорения микропрограммной и аппаратной реализации некоторых типовых вычислительных процедур в микропроцессорных системах

• Автор: Баканов, Анатолий Евгеньевич
• Шифр специальности: 05.13.13
• Научная степень: Кандидатская
• Год защиты: 1984
• Место защиты: Ленинград
• Количество страниц: 165 c. : ил

ОГЛАВЛЕНИЕ
ВВЕДЕНИЕ

ГЛАВА I. МЕТОДЫ И СРЕДСТВА РЕШЕНИЯ ТИПОВЫХ

ВЫЧИСЛИТЕЛЬНЫХ ПРОЦЕДУР В СПЕЦИАЛИЗИРОВАННЫХ МИКРОПРОЦЕССОРНЫХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМАХ .

1.1. Алгоритмы решения типовых

вычислительных процедур

1.1.1. Итерационный метод цифра за цифрой.

1.1.2. Методы расчета математического ожидания и перевода информации из одной системы счисления в другую

1.2. Микропроцессорные средства решения ТВП .

1.2.1. Характеристики МПС, тенденции

развития
1.2.2. Использование матричных вычислительных устройств в МПС .
1.2.3. Программноаппаратная реализация
типовых вычислительных процедур
1.2.4. Математическое обеспечение микропроцессорных систем
Выводы по главе I
ГЛАВА 2. АНАЛИЗ И ВЫБОР МЕТОДОВ И АЛГОРИТМОВ РЕШЕНИЯ
ТИПОВЫХ ВЫЧИСЛИТЕЛЬНЫХ ПРОЦЕДУР
2.1. Расчет математического ожидания
2.2. Вычисление полиномов и нахождение их корней методом цифра за цифрой .
2.3. Процедура расчета преобразования координат .
2.4. Вычисление составных функций, скалярного
и векторного произведений .
2.5. Перевод информации из одной системы
счисления в другую
Выводы по главе 2
ГЛАВА 3. СТРУКТУРНАЯ РЕАЛИЗАЦИЯ АЛГОРИТМОВ .
3.1. Процедура получения оценок времени реализации алгоритмов на МПК.
3.2. Организация микропроцессорных систем с использованием функциональных
расширителей
3.3. Разработка функциональных расширителей, реализующих типовые вычислительные
процедуры
3.3.1. Устройства, реализующие задачи преобразования координат и работающие
по методу цифра за цифрой
3.3.2. Аппаратная реализация алгоритмов расчета значения полинома и
нахождения его корней
3.3.3. Конвейерное устройство для вычисления составных функций 8Спагс6д УХ
и соэагс ух
3.3.4. Устройство для преобразования данных из двоичной системы счисления
в двоичнодесятичную
3.3.5. Аппаратная реализация алгоритма
расчета математического ожидания
Выводы по главе 3 .
ЗА КЛЮЧ Е Н И Е.
СПИСОК ЛИТЕРАТУРЫ


Исследованы и предложены структуры быстродействующих функциональных расширителей (спецпроцессоров ТВП) для микропроцессорных систем, в которых микропрограммная реализация не удовлетворяет критерию времени. Практическая ценность. Проведено моделирование предложенных алгоритмов на ЭВМ ЕС- и СМ-4, на основе которого разработаны программы, написанные на языке АССЕМБЛЕР в системе команд МПК К0, системе! К и системе микрокоманд К9, которые могут быть использованы в качестве прикладного математического обеспечения микропроцессорных систем. ТВП на различных МПК. Проведенные в работе теоретические исследования послужили основой для создания прикладного математического обеспечения ряда устройств и приборов на МПК БИС. Реализация и внедрение результатов работы. Практические результаты использованы в научно-исследовательских работах кафедры ВТ Ленинградского электротехнического института им. Ульянова (Ленина): "Разработка принципов построения устройств числового программного управления станками и роботами на основе микро-ЭВМ" и "Исследование и разработка встроенных микропроцессоров для радиотехнических измерительных приборов". Алгоритмы и методы вычисления математического ожидания и преобразования систем счисления вошли в состав математического обеспечения анализатора ошибок, в приборе "Галактика", который внедрен в серийное производство. Экономический эффект от внедрения составил 8 тыс. Апробация работы. Ш Всесоюзном совещании-семинаре молодых ученых и специалистов "Совершенствование устройств и методов приема и передачи информации", Ростов-Ярославский, г. XI Всесоюзном совещании-семинаре "Современная элементная база ЭВМ и методы ее проектирования с помощью ЭВМ", Крымская область, г. ХП Всесоюзном совещании-семинаре "Автоматизация проектирования микропроцессоров, микропроцессорных систем и СБИС',' Крымская область, г. Всесоюзной конференции "Специализированные микропроцессорные системы", Челябинск, г. Методы и средства повышения эффективности обработки информации в системах управления реального времени", Киев, г. Микропроцессоры и их применение", Пенза, г. ЛЭТИ им. В.И. Ульянова(Ленина), Ленинград, - гг. Публикации. По материалам диссертационной работы опубликовано печатных работ, получено авторское свидетельство и положительное решение на выдачу авторского свидетельства. Структура и объем работы. Диссертационная работа состоит из введения, трех глав, заключения, списка использованной литературы и приложений. ШВА I. Анализ и выбор алгоритмов реализации ТВП для МПС, рассматриваемых областей применения. Краткий обзор МПК и МПС на их основе с целью определения целесообразности реализации на них предлагаемых ТВП. Эти вопросы имеют тесную взаимосвязь, так как решаются по одному и тому же основному критерию: сокращению времени реализации ТВП ценой наименьших аппаратных затрат. I.I. Основными критериями при выборе алгоритмов являются быстродействие и объем оборудования. ТВП без существенного изменения их структуры. БИС и СБИС. Перечисленным требованиям наиболее полно удовлетворяют итерационные методы и алгоритмы решения ТВП. Все перечисленные ТВП, за исключением вычисления значений полиномов и нахождения их корней, связаны с расчетом набора элементарных функций. Из сравнительного анализа перечисленных методов, проведенного в работах [ 4,7,,,,], следует, что максимально удовлетворяют перечисленным в § 1. При реализации табличного арифметического устройства (АУ) аппаратурные затраты возрастают по экспоненциальному закону. Например, для реализации табличного АУ, выполняющего операции умножения и деления, потребуется п-ё Л ячеек ПЗУ, где /г. При организации таблиц, реализующих операцию преобразования из декартовых координат в поляр-ные, потребуется с/г. Объем ПЗУ для этой операции составит 5пё'1 . Тмод, = 3? ЗУ +ХсА. Для этого могут быть использованы таблицы обратных величин и таблицы умножения. Объем памяти, необходимый для реализации этих таблиц, составит ёп. Тср = ? Т'гзу = УХлзу + 3 Тс а. Тпк ~ ^моЬ * ^ср - + ^ ^са. Таким образом, для реализации -разрядного АУ потребуется 1,3 млн. Мбит. Для построения такого ПЗУ из байтовых секций потребуется 0 тысяч корпусов микросхем К6РТ6.