Реконфигурация отказоустойчивой неразрезной процессорной матрицы

• Автор: Ерёмина, Наталия Леонидовна
• Шифр специальности: 05.13.01
• Научная степень: Кандидатская
• Год защиты: 2000
• Место защиты: Томск
• Количество страниц: 200 с.

1.1. Проблема отказоустойчивости СБИС и возможные пути ее решения

1.2. Реконфигурация процессорной матрицы

1.3. Алгоритмы реконфигурации процессорной матрицы

1.3.1. Алгоритм непосредственной перестройки

1.3.2. Алгоритм ограниченного захвата

1.3.3. Алгоритм свободного захвата

1.4. Выводы

Глава 2. Алгоритм диагонального захвата

2.1. Содержательное описание алгоритма

2.2. Сигналы перестройки

2.3. Соотношения между сигналами псресгройкн

2.4. Условия возникновения коммутаций
2.5. Логический анализ коммутаций
2 6. Алгоритм перенумерации
2.7. Корректность алгоритма перенумерации
2.8. Сравнение эффективности алгоритмов реконфигурации
2.9. Выводы
Глава 3. Метод программной реализации алгоритмов реконфигурации процессорной мзфицы
3.1. Недостатки схемной реализации коммутационного окружения и возможный путь их преодоления
3.2. Архитектура СБИС с программной реализацией реконфигурации
3.3. Язык ЛОГИКА для описания клеточных автоматов
3.4. Профаммнос обеспечение реконфигурации матрицы
3.5. Отладка алгоритмов реконфшурации с помощью системы ЛОГИКА
3.5.1. Алгоритм непосредственной перестройки
3.5.2. Алгоритм ограниченного захвата 2
3.5.3. Алгоритм свободного захвата
3.6. Выводы П
Заключение
Список литературы


I. С точки рения программирования процессорная матрица представляет собой квадратную решетку размера хУ, в узлах которой расположены процессорные элементы. Будем считать систему работоспособной в том случае, если она сохраняет исходную структуру квадратной решетки. Общепризнанным методом обеспечения отказоустойчивости процессорной матрицы является введение в нес избыточных элементов и связей и реконфигурация системы путем замещения неисправных процессоров резервными В избыточные элементы вводятся только по краю матрицы в виде резервной строки и резервного столбца или только резервного столбца в они располагаются в произвольных строках и столбцах исходной матрицы. Возможна постепенная деградация процессорной матрицы, т. Для того, чтобы обеспечить возможность реконфигурации системы, необходимо ввести в нес дополнительные информационные связи между элементами. Таким образом, количество физических соседей каждого процессора постигает элементов в зависимости от метода реконфигурации рис. Следует иметь в виду, что на рис. Если резервные элементы не используются, то дополнительные связи находятся в пассивном состоянии. При включении резервного элемента в работу некоторые из них активизируются. Предполагается, что процессорная матрица имеет средства самотестирования и для каждого процессорного элемента с физическими координатами У, известно значение двоичного сигнала неисправности е ,. Способ получения синдрома неисправности 1. Если в вычислительной системе сеть отказы, т. Д 1,1у1 . Рис. I. Процессорная малрнца.