Исследование и разработка методов повышения производительности интегральных схем реконфигурируемых вычислительных систем

• Автор: Артамонов, Дмитрий Сергеевич
• Шифр специальности: 05.27.01
• Научная степень: Кандидатская
• Год защиты: 2010
• Место защиты: Москва
• Количество страниц: 211 с. : ил.

СОДЕРЖАНИЕ

Определения, обозначения и сокращения

Введение
Глава 1. Анализ принципов построения ИС РВС и выявление причин, ограничивающих их производительность

1.1 Проблемы мпогоядерных процессоров

1.2 Реконфигурируемые вычислительные системы

1.3 Сравнение архитектур РРОА (ПЛИС) и ИС РВС

1.4 Обзор существующих архитектур ИС РВС

1.5 0 перспективах развития однородных вычислительных сред

1.6 Анализ факторов, ограничивающих производительность ИС РВС

1.6.1 Архитектура процессорного элемента и его функциональность

1.6.2 Оптимизация затрат аппаратных ресурсов матрицы вычислительной системы
1.6.3 Топология межпроцессорных связей и коммутационная логика
1.6.4 Организация процесса загрузки конфигурационных данных в ПЭ ИС РВС.

1.7 Выводы
Глава 2. Методика анализа ИС РВС. Решение проблемы ограниченного функционального спектра ПЭ ИС РВС
2.1 Программное средство, обеспечивающее анализ моделей ИС РВС

2.2 Функциональная модель ИС РВС
2.2.1 Основные элементы для создания высокоуровневой модели ИС РВС
2.2.2 Создание модели ПЭ
2.2.3 Создание схемы-шаблона
2.2.4 Разработка схемы-макроса
2.3 Методика комплексного анализа ИС РВС
2.4 Разработка структурной схемы ПЭ ИС РВС
2.4.1 Требования к ПЭ ИС РВС
2.4.2 Выбор модели аппаратной реализации операционного блока ПЭ ИС РВС
2.4.3. Разработка структурной схемы многофункционального мультипликативного устройства
2.4.4 Структурная схема ПЭ
2.5 Выводы
Глава 3. Метод обеспечения аппаратной поддержки альтернативных вычислений наИС РВС
3.1 Проблема низкой эффективности использования аппаратных ресурсов ИС РВС в случае реализации на них вычислительных структур с ветвлением
3.2 Схемотехническая реализация альтернативных вычислений на ПЭ ИС РВС
3.3 Сравнение производительности базовой и модифицированной ИС РВС
3.4 Выводы
Глава 4. Решение проблемы простоя системы, связанного с транзитом данных через неактивные ПЭ ИС РВС. Оптимизированная топология межпроцессорных связей ИС РВС :

4.1 Исследование зависимости времени простоя ИС РВС от количества активных
задач и типа их размещения
4.2 Выбор оптимального типа топологии системы межсоединений ПЭ ИС РВС
4.2.1 Основные характеристики топологии системы связей ПЭ ИС РВС
4.2.2 Модель, используемая для оценки характеристик топологии сети межсоединений ИС РВС
4.2.3 Методика выбора оптимальной топологии накристальной системы межпроцессорных связей ИС РВС
4.2.4 Сравнения характеристик различных вариантов топологий системы межсоединений ПЭ ИС РВС
4.2.5 Оптимизация топологии сети межпроцессорных соединений ИС РВС на уровне регулярных связей в рамках статической конфигурации
4.2.5 Оптимизация топологии сети межпроцессорных соединений ИС РВС на уровне нерегулярных глобальных коммутационных ресурсов
4.3 Выводы
Глава 5. Метод обеспечения динамической частичной реконфигурируемости аппаратуры ИС РВС
5.1 Конфигурация процессорного элемента
5.2 Статический режим загрузки конфигурационных настроек в аппаратуру ИС РВС
5.3 Динамическая частичная реконфигурируемость аппаратуры ИС РВС
5.4 Обеспечение динамической коммутации схем-макросов прикладных задач
5.5 Выводы
'TjPfMKiinjckieai! jjlulEt-pitoÂ/t^taleifffia О5*1'!"“1“
элемент
Рисунок 1.8 Архитектура
Основной особенностью архитектуры PicoArray является то, что в ее состав входят ПЭ 3-х типов: ПЭ, система команд которого ориентирована на быструю реализацию процедур типа сжатия и акселерации для исправления ошибок. в алгоритмах типа Витерби; ПЭ, предназначенные для быстрого умножения с накоплением; ПЭ, ориентированные на реализацию контроллерных процедур.
Программирование задач реализуется посредством индивидуальной настройки каждого ПЭ на выполняемую функцию. Как вычислительное устройство PicoArray может увеличивать свою производительность путем каскадного наращивания.
Проект ХРР
Одним из наиболее интересных проектов ИС РВС является процессор ХРР [16] ( фирма РАСТ ХРР Technologies, USA). В состав ХРР входят:
• Кластеры процессорных элементов РАС (Processing Array Claster), составляющих основное вычислительное ядро ХРР.
• Блоки управления конфигурацией CM (Configuration- Manager), назначение которых состоит в коммутации потоков данных между различными РАС.