Разработка моделей и алгоритмов инженерного синтеза самотестирующихся логических преобразователей с перестраиваемым элементным базисом

• Автор: Акинина, Юлия Сергеевна
• Шифр специальности: 05.13.18, 05.13.15
• Научная степень: Кандидатская
• Год защиты: 2006
• Место защиты: Воронеж
• Количество страниц: 160 с. : ил.

СОДЕРЖАНИЕ

1. ПРОБЛЕМЫ СИНТЕЗА И ОБОЩЕННЫЕ МОДЕЛИ

САМОТЕСТИРУЮЩИХСЯ СРЕДСТВ ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ

0 1.1. Особенности самотестирующихся средств вычислительной

техники как объектов технического диагностирования

1.2. Структурные модели традиционных самотестирующихся средств вычислительной техники

Ф 1.3.Типовая структура двухуровневых программируемых логических

матриц и особенности их тестирования

1.4. Структурная и математическая модели самотестирующегося логического преобразователя с перестраиваемым элементным базисом
1.5. Обобщенный подход к инженерному синтезу самотестирующихся логических преобразователей с перестраиваемым элементным базисом.

Цель работы и задачи исследования.

2. РАЗРАБОТКА МЕТОДИК АВТОМАТИЗИРОВАННОГО
ПРЕОБРАЗОВАНИЯ ДИЗЪЮНКТИВНЫХ НОРМАЛЬНЫХ ФОРМ В ПОЛИНОМИАЛЬНЫЕ ФОРМЫ
2.1. Особенности задачи автоматизированного преобразования дизъюнктивных нормальных форм в полиномиальные формы
2.2. Методика автоматического формирования полиномиальных нормальных форм по таблицам истинности логических преобразователей
2.3. Методика автоматического формирования полиномиальных нормальных форм с использованием разложения на биномиальные коэффициенты
2.4. Методика автоматического формирования модифицированных полиномиальных нормальных форм
2.5. Автоматизация восстановления произвольных дизъюнктивных нормальных форм в таблицы истинности
Выводы.
3. РАЗРАБОТКА МЕТОДИКИ АВТОМАТИЗИРОВАННОГО РАСЧТА ЭТАЛОННЫХ ВЫХОДНЫХ РЕАКЦИЙ В КЛАССЕ
МПОСЛЕДОВАТЕЛЬНОСТЕЙ
3.1. Диагностические свойства и теоретические основы Мпоследовательностей.
3.2. Методика расчта конечной суммы произвольной совокупности Мпоследовательностей из одного и того же класса
3.3. Детализация и оптимизация структуры подсистемы генерации тестовых и эталонных последовательностей самотестирующихся
логических преобразователей
Выводы.
4. ЭКСПЕРИМЕНТАЛЬНАЯ ПРОВЕРКА ДОСТОВЕРНОСТИ РЕЗУЛЬТАТОВ ИССЛЕДОВАНИЯ.
4.1. Метод инженерного синтеза самотестирующихся логических преобразователей с перестраиваемым элементным базисом
4.2. Общая характеристика экспериментальных исследований метода синтеза самотестирующихся логических преобразователей
ф 4.3. Методика и результаты экспериментальных исследований метода
синтеза самотестирующихся логических преобразователей
Выводы.
ЗАКЛЮЧЕНИЕ.
УСЛОВНЫЕ ОБОЗНАЧЕНИЯ.
СПИСОК ЛИТЕРАТУРЫ


Четвертая глава содержит описание разработанной методики инженерного синтеза самотестирующихся логических преобразователей с перестраиваемым элементным базисом, базирующаяся на разработанных моделях и алгоритмах, реализованных в виде программных модулей, интегрированных в программу эмулятора программируемой логической матрицы. Подробно рассматривается общая характеристика экспериментальных исследований разработанного метода синтеза самотестирующихся логических преобразователей с использованием имитационного моделирования. Имитационная модель логического преобразователя разрабатывается и исследуется с помощью средств пакета схемотехнического моделирования i версии 5. Излагается методика и анализируются результаты экспериментальных исследований метода синтеза самотестирующихся логических преобразователей. В заключении сформулированы основные научные и практические результаты диссертационного исследования. В приложениях приведены акты внедрения результатов, полученных в процессе диссертационного исследования, а также свидетельства о государственной регистрации разработанных программных средств. Прилагается список используемых литературных источников. Несмотря на впечатляющие успехи в области разработки и производства современных средств вычислительной техники СВТ попрежнему актуальной областью исследования остается методология обнаружения и локализации неисправностей СВТ, которые возникают как в процессах их разработки и производства, так и на этапе эксплуатации СВТ. Общепризнанно 1,2, что стоимость локализации и устранения дефектов и неисправностей, пропущенных на предшествующем этапе жизненного цикла СВТ разработка, макетирование или моделирование, изготовление, эксплуатация возрастает на порядок на последующем этапе. По этой причине на каждом из этапов жизненного цикла СВТ с помощью специализированных тестов и технических средств осуществляются контроль и диагностирование потенциальных неисправностей, специфических для конкретного этапа жизненного цикла СВТ. Современной элементной базой СВТ являются преимущественно большие БИС и сверхбольшие СБИС интегральные схемы, содержащие сотни тысяч логических элементов и ещ большее количество электрических связей между ними. По этой причине полагают 3, что соотношение постоянных и постепенных отказов в интегральных микросхем будет вс более выравниваться, в то время как в интегральных схемах малой МИС и средней СИС степеней интеграции преобладают постоянные отказы, как на этапе изготовления интегральных схем, так и на этапе их эксплуатации. Под постоянным отказом, который устраняется только заменой отказавшей части, понимаются отказы, которые приводят к полной или частичной потере работоспособности технической системы 4. Современные методы технической диагностики СВТ преимущественно ориентированы на проверку наличия или отсутствия постоянных отказов, а также на поиск и замену отказавших элементов. Это обусловлено тем, что в элементах СВТ преобладали постоянные отказы, а также и тем, что диагностирование постепенных отказов особенно на этапе эксплуатации СВТ до сих пор остатся весьма проблематичным по ряду причин. Дело в том, что постепенные отказы физически проявляются в виде сбоев в работе СВТ. Под сбоями понимают самовосстанавливающиеся отказы, время существования которых меньше времени, необходимого для обнаружения и локализации источника сбоя 5. Причиной сбоев является нарастание во время эксплуатации или хранения СВТ деградационных процессов особенно в интегральных микросхемах 3. При этом внешние физические проявления различных дефадационных процессов в цифровых интегральных схемах весьма ограничены изменение уровней напряжения входныхвыходных дискретных сигналов логического О и логической 1, увеличение времени задержки переключения внутренних логических элементов, затягивание фронтасреза логических элементов. Если учесть, что быстродействие современных БИС и СБИС достигает сотен и тысяч мегагерц, то становится очевидной сложность решения задачи обнаружения постепенных отказов не только внешними средствами диагностирования, но и даже встроенными в интегральные схемы средствами самотестирования. Такие интегральные схемы будем именовать самотсстирующимися элементам СВТ, а СВТ, реализованные на их основе самотестирующимися средствам вычислительной техники.