Исследование и разработка методов размещения стандартных ячеек с явной оптимизацией задержек и трассируемости нанометровых СБИС

• Автор: Аюпов, Андрей Борисович
• Шифр специальности: 05.13.12
• Научная степень: Кандидатская
• Год защиты: 2008
• Место защиты: Москва
• Количество страниц: 132 с. : ил.

Содержание
Введение

Глина 1. Современные проблемы автоматизации проектирования топологии СБИС

1.1 Технологические тенденции и конструкторские требования.

1.2 Основные э тапы решения задачи размещения

1.3 Методы глобального размещения.

1.3.1. Конструктивные методы размещения

1.3.2. Итеративные методы размещения.

1.3.3. Алгоритмы размещения с конкурса I.

1.4 Результаты сравнения на I.

1.5 Критерии качества в алгоритмах размещения.

1.6 Методы легализации размещения.
Выводы.
Глава 2. Общая постановка задачи.
2.1 Постановка задачи.
2.2 Сглаживание базовых функций.
2.3 Штейнеровская модель цепи и длина трасс.
2.4 Особенности в условиях пониженной плотности размещения
Выводы.
Глава 3. Метод оптимизации трасснруемости и быстродействии в аналитическом алгоритме размещения
3.1 Метод оптимизации трасснруемости в алгоритме размещения.
3.2 Метод оптимизации быстродействия в алгоритме размещения.
Выводы.
Глава 4. Аналитический подход к легализации размещения.
4.1 Проблема удаления перекрытий между ячейками в аналитическом алгоритме размещения .
4.2 Алгоритм легализации размещения ячеек.
Выводы.
Глава 5. Программная реализация алгоритма размещения и экспериментальные результаты
5.1 Программная реализация алгоритма оптимизации размещения
5.2 Результаты тестирования оптимизации трассируемости в аналитическом алгоритме размещения
5.3 Методы ускорения оценки быстродействия схемы в задаче оптимизации и результаты тестирования.
5.4 Методы ускорения аналитической легализации размещения и результаты тестирования.
5.5 Метод динамического изменения весов в целевой функции.
Заключение.
Список литера зуры.
Введение.
Актуальность


Если задержка в транзисторе зависит линейно от его размеров, то зависимость между длиной и задержкой проводника квадратичная. В результате чего, с каждым переходом на следующую технологию, вклад проводников в задержку схемы увеличивается. Для сравнения, если на технологии ЮОнм характерная величина задержки в транзисторе составляла 5пс, а в проводнике длиной 1мм - ЗОпс, то для технологии нм задержки составляют 2. Увеличение задержки в проводе повлияло на то, что на некоторых металлических слоях, используемых для трассировки межсоединений, произошло увеличения трассировочного шага и ширины провода. Увеличение ширины проводника уменьшает его погонное сопротивление, при этом погонная емкость проводника остается почти неизменной [3], [4]. Это приводит к уменьшению задержки в более широком проводнике, однако уменьшает трассировочную способность металлического слоя. Дефицит трассировочных ресурсов приводит к проблемам трассируемости схем, когда становится невозможно развести все необходимые соединения между элементами по коммутационным слоям. Описанные выше технологические тенденции при переходе на нанотехнологии требуют соответствующего отражения в методах проектирования СБИС. В данной работе предлагаются усовершенствованные методы физического проектирования для решения упомянутых проблем, связанных с увеличением задержки в проводниках и уменьшением трассировочных ресурсов. Предложенные методы направлены на проектирование высокопроизводительных СБИС, где обозначенные проблемы стоят более остро. При необходимости алгоритмы могут быть расширены для проектирования других типов СБИС. Типичный маршрут разработки ИС включает этапы системного, функционального, логического и топологического проектирования [5]. На системном этапе формулируются требования к функциональным характеристикам, разрабатываются алгоритмы, реализуемые в ИС и структурные схемы. Алгоритмы обычно представляют собой код на языке проекгирования аппаратуры (HDL - Hardware Description Language) и выражают поведенческий аспект проектируемого изделия. Основными HDL языками в современных САПР являются VHDL и Verilog. Поведенческие описания представляют собой исходное задание на функционально-логическое проектирование. Этапы функционально-логического проектирования поддерживаются в САПР подсистемами синтеза и моделирования. Тем самым определяются структура схемы на уровне регистровых передач (RTL - Register Transfer Level), типы блоков (комбинационные или последовательностные), реализуются распараллеливание и конвейеризация вычислений. Полученное RTL - описание на языке HDL далее поступает на этап логического синтеза, где логические выражения в схеме минимизируются и отображаются в вентильную структуру, построенную на элементах из стандартной технологической библиотеки. Этот шаг предшествует топологическому проектированию, на котором решаются две основные задачи: размещение элементов в заданный регион с возможными запрещенными областями внутри и трассировка соединений между элементами в условиях ограничений на трассировочные ресурсы. На этапе физического проектирования элементы часто называются стандартными ячейками, а межсоединения -проводниками, являясь их физическими представлениями. Разрешается размещение ячеек только в стандартных рядах. Рисунок 1. Пример легального размещения стандартных ячеек схемы представлен на рис 1. Кроме выполнения ограничений на размещения ячеек также необходимо оптимизировать качественные характеристики схемы для того, чтобы финальный результат проектирования удовлетворял ограничением на производительность, трассируемость, потребляемую мощность и др. Традиционно задача размещения стандартных ячеек делится на два этапа: глобальное размещение и детальное размещение (или легализация размещения). Такое разделение дает возможность использовать разные методы и критерии оптимизации на разных этапах. На этапе глобального размещения, как правило, формулируется целевая функция с оценкой качественных характеристик схемы, в результате которого разрешается иметь небольшие перекрытия между ячейками. Такие перекрытия удаляются в рамках задачи легализации размещения.