Конвейерно-модулярные вычислительные структуры с настраиваемой логикой для арифметических вычислений

• Автор: Федюнин, Роман Николаевич
• Шифр специальности: 05.13.05
• Научная степень: Кандидатская
• Год защиты: 2006
• Место защиты: Б.м.
• Количество страниц: 279 с. : ил.

Содержание
Содержание
Введение
1. Современные методы и способы реализации высокоскоростных арифметических вычислений

1.1 Анализ влияния способов представления числовых данных на скорость

арифметических вычислений и объем аппаратных затрат

1.2. Структурноаппаратные способы повышения быстродействия АЛУ

1.3 Способы оценки производительности и эффективности вычислений функциональных блоков АЛУ

1.4 Выводы по главе

2. Однородные конвейерномодулярные сумматоры с настраиваемой логикой. .

2.1 Марковские модели алгоритмов арифметического сложения чисел с фиксированной точкой и пути повышения скорости вычислений
2.2 Однородные модулярноконвейерные сумматоры с настраиваемой логикой
2.3 Экспериментальное моделирование однородного модулярноконвейерного сумматора с настраиваемой логикой.
2.4 Выводы по главе
3. Однородные конвейерномодулярные устройства умножения с настраиваемой логикой
3.1 Марковские модели алгоритмов арифметического умножения чисел с фиксированной точкой и пути повышения скорости вычислений
3.2 Однородные модулярноконвейерные устройства умножения с настраиваемой логикой.
3.3 Экспериментальное моделирование однородного модулярноконвейерного устройства умножения с настраиваемой логикой.
Выводы по главе.
4. Однородные конвейерномодулярные устройства деления с настраиваемой логикой.
4.1 Марковские модели алгоритмов арифметического деления чисел с фиксированной точкой и пути повышения скорости вычислений.
4.2 Однородные модулярноконвейерные устройства деления с настраиваемой логикой.
4.3 Экспериментальное моделирование однородного модулярноконвейерного устройства деления с настраиваемой логикой.
Выводы по главе.
Заключение
Список литературы


Но при сокращении числа суммирований, данные виды множителей требуют некоторого увеличения аппаратных затрат по сравнению с классическим методом умножения. В некоторых случаях используют асинхронные методы ускорения умножения, в которых при появлении отдельных комбинаций исследуемых разрядов множителя (например, требующих добавления утроенного множимого) обрабатывается только часть разрядов исследуемой комбинации[5]. Асинхронные методы ускорения умножения требуют введения в сумматор и регистр множителя нескольких дополнительных цепей сдвига, так как количество обрабатываемых разрядов множителя, а следовательно, и длина сдвига на шаге умножения, переменны. Однако при асинхронных методах ускорения можно организовать умножение с использованием легко получаемых чисел кратных множимому или умножение с использованием только одинарного множимого [5]. Дополнительные затраты оборудования при реализации логических методов ускорения умножения не зависят от разрядности арифметического устройства. Усложняется в основном схема управления арифметическим устройством. В вычислительных машинах для ускорения умножения часто используют комбинации этих методов []. В основном известные методы ускоренного деления строятся но аналогии с методами ускоренного умножения и делятся на логические, аппаратные и комбинированные. А на стр. Свинни, Робертсоном, и Тонером (Sweeney, Robertson, Tocher). Статистически доказано [5], что SRT деление требует «/2. Получаемые на базе SRT алгоритма деления линейные вычислительные структуры легко масштабируемы и отличаются высокой скоростью выполнения вычислений [], и не намного уступают в скорости и аппаратным затратам линейным структурам умножителей. Анализ показывает, что в развитии конвейерно-параллельных АЛУ сложились два практически одновременно появившихся направления -гетерогенные и однородные АЛУ. Основателями гетерогенных АЛУ являются американские ученые Дадде [],[], [2] и Валласе [0]. Для работы с матрицей частичных произведений или с матрицей слагаемых Дадде предложил последовательность стадий по сокращению высоты матрицы, определяя количество стадий с высоты конечной матрицы (в которой присутствуют только две строки). В соответствии с данной реализацией алгоритма, высота предыдущей матрицы должна быть не более 1. ОО - х) - информационные входы, на которые подаются биты частичных произведений в соответствии с требованием алгоритма, (PO - Р7) - выходы результата умножения. Первоначальное условие d[=2 и dj+i=[1. Выполняя условие dj+)=[l . В j - ой стадии с конца применяется (3,2)- сумматоры и (2,2)- сумматоры для получения сокращенной матрицы, высота колонок которой не превышает dj. Повторяется пункт два до получения матрицы, состоящей из двух строк. Таким образом рассчитываются аппаратные затраты на реализацию данного алгоритма. Рис. Главным достоинством данного подхода является уменьшение времени получения конечного результата из уже готовых частичных произведений, но получение самих частичных произведений остается не решенной проблемой и решается она путем вычисления частичных произведений одним из приведенных раннее способов (например, алгоритмом Бута). В структуре Валласе в каждой стадии вычислений строки группируют в тройки. В каждой тройке, (3,2)-сумматор сокращает в столбцах три бита в два, (2,2)-сумматор используется в столбцах с двумя битами. Строки, не являющиеся частями троек, переходят на следующую стадию вычислений без изменения. Валласе, на / шаге вычислений. Рис. Анализ неоднородных конвейерных структур показывает [], [], [], [], [], [], [0], [2], что структуры Валласе обеспечивают более высокую скорость вычислений с сумматором меньшей разрядности, по сравнению со структурами Дадде, а структуры Дадде позволяют сократить аппаратные затраты самого «дерева», но менее быстродействующие. Кроме того, основным недостатком этих решений является их достаточно высокая топологическая иррегулярность, что приводит к сложностям при масштабировании их операционных частей. Еще одним недостатком является то, что для выполнения различных операций приходится строить последовательно или одновременно существующие разнообразные «деревья вычислений».