Маломощные цифровые сложнофункциональные блоки КМОП СБИС

• Автор: Гармаш, Александр Александрович
• Шифр специальности: 05.13.05
• Научная степень: Кандидатская
• Год защиты: 2010
• Место защиты: Москва
• Количество страниц: 148 с. : ил.

Содержание

СПИСОК СОКРАЩЕНИЙ

ВВЕДЕНИЕ

ГЛАВА 1. ФИЗИЧЕСКИЕ ОСНОВЫ ЭНЕРГОПОТРЕБЛЕНИЯ НАНОРАЗМЕРНЫХ ЦИФРОВЫХ 1I СБИС

1.1. Динамическая мощность цифровых КМОП СБИС

1.1.1. Мощность, затрачиваемая на перезаряд узловой емкости

1.1.2 Мощность, связанная с протеканием сквозного тока

1.1.3. Метод энергетической оптимизации логических цепей

. 1.4 Выводы по параграфу

1.2. Статическая мощность цифровых СБИС

1.2.1. Подпороговый ток

1.2.1. Ток обратно смещенного рп перехода
1.2.2. Ток утечки через переход затворподложка
1.2.4. Ток стока, индуцированный затвором ОЮЬ
1.3. Тенденции в изменении соотношений между динамической и статической мощностью при уменьшении проектных норм
Выводы по главе
ГЛАВА 2. СНИЖЕНИЕ ЭНЕРГОПОТРЕБЛЕНИЯ АРИФМЕТИКОЛОГИЧЕСКИХ БЛОКОВ
2.1. Снижение энергопотребления цепей распространения тактового сигнала
2.2. Методы снижения энергопотребления арифметикологических блоков, заложенные в средства САПР
2.2.1. Изменение размеров элементов ii
2.2.2. Переподключение входов элементов i i
2.2.2. Объединение элементов i i
2.2.4. Оптимизация фронтов сигналов iii
2.2.5. Перестроение логических цепей
2.2.6. Алгоритм автоматической оценки мощности. Анализ рассмотренных методов.
2.3. Библиотека стандартных логических элементов
2.3.1. Логика с использованием проходных транзисторов
2.3.2. Преодоление ограничений, накладываемых на элементы с проходными транзисторами.
2.3.3. Разработанные элементы библиотеки
2.4. Методика использования функциональных узлов
2.4. Модификация метода отключения функциональных узлов
Выводы по главе
ГЛАВА 3. СНИЖЕНИЕ ЭНЕРГОПОТРЕБЛЕНИЯ СФБЛОКОВ СОЗУ
3.1. Обобщенная структурная схема двух координатной секции СОЗУ.
3.2. Анализ энергопотребления секции однопортовой СОЗУ
3.3. Определение оптимальной структуры секции накопителя
3.4. Методы повышения быстродействия СОЗУ
Выводы по главе
ГЛАВА 4. ПРАКТИЧЕСКОЕ ИСПОЛЬЗОВАНИЕ РАЗРАБОТАННОГО МАРШРУТА ПРОЕКТИРОВАНИЯ
4.1. Использование библиотеки, включающей разработанные логические элементы
4.2. Семейство СФблоков СОЗУ
4.1.1. Выбор ячейки памяти для СФблока СОЗУ
4.1.2. Предварительный расчет параметров СФблока СОЗУ 4К бит
4.1.3. Схемотехническая и топологическая реализация СФблока СОЗУ
4.1.4. Верификация СОЗУ
4.3. СФблоков ФДПЧ
4.2.1. Структурная схема ФАПЧ и принцип действия
4.2.2. Цифровое ядро ФАПЧ
4.2.3. Минимизация энергопотребления ФАПЧ
ЗАКЛЮЧЕНИЕ
СПИСОК ЛИТЕРАТУРЫ


Функциональный уровень включает в себя этапы маршрута проектирования СФ-блоков, основанные на использовании современных средств САПР. Соответственно, в зависимости от уровня проектирования методы снижения энергопотребления делятся на алгоритмические (системный и архитектурный уровни), схемотехнические и топологические (функциональный уровень). По оценкам, проведенным в работе [8], в зависимости от решений принятых на системном и архитектурном уровнях, энергопотребление СБИС может отличаться в . Поэтому значительное количество работ посвящено алгоритмическим методам снижения энергопотребления. В отечественной литературе алгоритмические методы рассмотрены в работах [9,]. В частности, в работе [9] предложен комплекс структурных и схемотехнических решений, позволяющий реализовать метод «отключения неиспользуемых блоков» для снижения энергопотребления (при сохранении производительности) узкого класса микросхем - ШБС-процессоров. Применение этих решений, по оценкам автора, позволяет от до % снизить энергопотребление подобных устройств. В работе (] предложена методика снижения энергопотребления синтезируемых процессорных ядер, основанная на исключении из набора команд инструкций, не используемых при реализации конкретного приложения. Разработка СФ-блоков ведется на функциональном уровне по спецификациям, выработанных на системном и архитектурном уровнях По оценкам, приведенным в работе [8] более % энергопотребления СФ-блока зависит от функциональных решений, принятых при его проектировании. В современные средства САПР заложены алгоритмы синтеза и верификации цифровых СФ-блоков и СБИС [-], реализующие маршрут проектирования, общая струкгура которого представлена на рис. Рис. Верификация топологии - проверка топологии блока на соответствие технологическим правилам и исходному списку цепей. Функциональное моделирование топологии блока. Работа на этапах проектирования цифрового СФ-блока СБИС, за исключением этапа написания RTL-кода, осуществляется в полуавтоматическом режиме, в котором разработчик задает настройки для синтеза и верификации, исходя из требований к конечному результату. На этапе RTL-кодирования работа ведется вручную в текстовом редакторе, за исключением тех случаев, когда модель системного уровня составлена из библиотечных СФ-блоков. В этом случае CA1IP предоставляет возможность автоматической генерации RTL кода системы на основе параметризованных RTL-описания цифровых СФ-блоков. В литературе [. СБИС. Однако, как правило, в этих публикациях рассмотрены методы уменьшения мощности конкретных реализаций блоков, принадлежащих определенному классу устройств, под фиксированный круг задач и не рассмотрены обобщенные вопросы снижения энергопотребления. Попытка обобщения методов снижения потребляемой мощности предпринята в работе [6]. Предложенные схемотехнические решения не ориентированы на работу с тактовой частотой более 0 МГц. Так же, в литературе не рассмотрены вопросы разработки стандартных библиотек логических элементов, ориентированных на применение в высокопроизводительных малопотребляющих СФ-блоков. В отечественной литературе снижению энергопотребления СФ-блоков посвящала работа [], однако в ней рассматриваются структурно-логические и схемотехнические методы повышения энергоэффективности узкого класса цифро-аналоговых устройств - носимых приемопередатчиков с кодовым разделением канала. СФ-блоков и СБИС н их интеграции. СБИС. СБИС с низким энергопотреблением. В известной автору отечественной и зарубежной литературе описания подобного маршрута не приводится (возможно, сведения о подобной методике относятся к категории коммерческих секретов зарубежных компаний-разработчиков архитектуры микросхем). В настоящее время в России осваивается [1-3] производство микросхем на основе КМОП технологий с проектными нормами уровня 0- нм. Отечественная компания ОАО «Ангстрем-Т» ведет работы по вводу в строй* производственных мощностей с проектными нормами 0-0 нм, ОАО «НИИМЭ и Микрон» реализует инвестиционную программу модернизации производства микросхем до уровня 0 нм [1-3].