Разработка и исследование архитектуры глобально адресуемой памяти мультитредово-потокового суперкомпьютера

• Автор: Семенов, Александр Сергеевич
• Шифр специальности: 05.13.15
• Научная степень: Кандидатская
• Год защиты: 2010
• Место защиты: Москва
• Количество страниц: 224 с. : ил.

Оглавление
Введение

Актуальность темы

Цель и задачи работы

Основные результаты работы

Научная новизна работы

Практическая ценность работы

Доклады и публикации

1 Проблемы организации глобально адресуемой памяти суперкомпьютеров и обзор их решений

1.1 Требования к организации глобально

адресуемой памяти

1.2 Методика разработки и исследования глобально адресуемой памяти мультитредово-
потокового суперкомпьютера
1.3 Архитектура глобально адресуемой памяти в серии суперкомпьютеров Тега МТА, Сгау МТА-
2, Сгау ХМТ
1.4 Архитектура глобально адресуемой памяти суперкомпьютера Сгау XI
1.5 Архитектура глобально адресуемой памяти суперкомпьютера Сгау В1аск¥1<1оу

1.6 Архитектура глобально адресуемой памяти суперкомпьютера Сгау ТЗЕ
1.7 Программно-аппаратная поддержка глобально
адресуемой памяти
1.8 Итоговый анализ суперкомпьютеров перед разработкой глобально адресуемой памяти
мультитредово-потокового суперкомпьютера
1.9 Выводы
2 Глобально адресуемая намять мультитредово-потокового суперкомпьютера
2.1 Общее описание суперкомпьютера “Ангара” и
его глобально адресуемой памяти
2.2 Базовые адресуемые элементы памяти
2.3 Команды обращения в память
2.4 Физическая память
2.5 Виртуальная память
2.5.1 Уровень У-сегментов - защита и
управление распределением по узлам
2.5.2 Уровень Б-сегментов - управление
размещением данных внутри узлов
2.6 Трансляция виртуальных номеров узлов в логические
2.7 Сравнение разработанной архитектуры
глобально адресуемой памяти с существующими
2.8 Выводы
3 Имитационная модель мультитредово-потокового СКСН “Ангара”
3.1 Общее описание имитационной модели
3.2 Моделирование выполнения команд работы с памятью
3.3 Моделирование коммуникационной сети
3.4 Моделирование блока ММ Б трансляции адресов

3.5 Итоговые задержки обращений к памяти
3.6 Выполнение имитационной модели на суперкомпьютере
3.7 Выводы
4 Исследование эффективности разработанной архитектуры глобально адресуемой памяти
4.1 Методика оценочного тестирования па основе
тестов HPCChallenge и АРЕХ-новерхностей
4.2 Эффективность реализации виртуальной памяти
4.2.1 Оценка влияния ограничений аппаратной реализации виртуальной
памяти на производительность суперкомпьютера
4.2.2 Моделирование промахов при
обращении к VTLB и RPTLB
4.3 Оценка производительности суперкомпьютера
при решении различных прикладных задач
4.3.1 АРЕХ-МАР
4.3.2 STREAM
4.3.3 RandomAccess
4.3.4 FFT
4.3.5 Умножение матриц
4.3.6 Поиск вширь в графе
4.3.7 Общий анализ производительности
4.4 Оценка поддержки предложенной
архитектурой памяти перспективных языков
программирования на примере UPC
4.4.1 Чтение-запись из удаленной памяти
4.4.2 Оценка поддержки ARMCI
4.4.3 Оценка поддержки GASNet
4.4.4 Оценка поддержки языков PGAS на
примере языка UPC

отсутствует аппаратная поддержка распределенных сегментов на заданном количестве узлов.
В Сгау МТА-2/ХМТ все получаемые в результате трансляции номера узлов являются логическими, то есть имеют нумерацию от 0 до максимально возможного номера узла. После трансляции логические номера узлов будут преобразованы при выдаче в сеть в сетевой физический адрес. Упоминавшаяся аппаратная поддержка разбиения системы на независимые части обеспечивает лишь безопасность, иллюзию для программного обеспечения, что оно работает на полностью принадлежащем ему оборудовании. Аппаратная поддержка выделения для всей задачи только части узлов пли узлов, последовательность номеров которых не обязательно непрерывная, в Сгау МТА-2/ХМТ отсутствует. Это связано с тем, что в Сгау МТА-2/ХМТ глобальная память всех узлов является единым ресурсом н аппаратно не поддержана возможность выделить часть глобальной памяти только па каком-то подмножестве узлов.
1.4 Архитектура глобально адресуемой памяти суперкомпьютера Сгау XI
Суперкомпьютер Сгау XI [35] появился в 2002 году. В 2005 году появился многоядерный вариант Сгау Х1Е, отличающийся от Сгау XI упаковкой двух векторных процессоров в одном кристалле и тактовой частотой 1.13 ГГц. Сгау Х1Е основан на процессоре МБР с векторной архитектурой. Каждый МБР состоит из четырех ББР процессоров, в каждом из которых находится по 8 векторных устройства с плавающей точкой и по одному скалярному. Емкость кэша данных в каждом МБР составляет 2 Мбайт. Каждый вычислительный модуль Сгау Х1Е состоит из восьми процессоров МБР, которые разделяют установленные в модуле 16 контроллеров памяти (М-сЫр) и выход в сеть. Структура вычислительного узла Сгау Х1Е представлена на рис. 1.7. Узлы Сгау Х1Е соединены 16 параллельными сетями 20-тор. Основные характеристики Сгау Х1Е приведены в табл. 1.2. Сгау Х1Е реализует систему