Разработка моделей и алгоритмов функциональной верификации при проектировании программируемых логических интегральных схем

• Автор: Дьячков, Юрий Владимирович
• Шифр специальности: 05.13.12
• Научная степень: Кандидатская
• Год защиты: 2010
• Место защиты: Воронеж
• Количество страниц: 140 с. : ил.

СОДЕРЖАНИЕ
ВВЕДЕНИЕ
1. АНАЛИЗ СИСТЕМ И СРЕДСТВ АВТОМАТИЗАЦИИ ПРОЕКТИРОВАНИЯ И ИЗБЫТОЧНОГО ТЕСТИРОВАНИЯ СОВРЕМЕННЫХ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

1.1. Этапы проектирования цифровых устройств на базе ПЛИС в САПР

1.2. Анализ современных средств автоматизированной верификации и избыточного тестирования ПЛИС

1.3. Особенности построения среды функциональной верификации и генерации тестов

1.4. Цель и задачи исследования

2. РАЗРАБОТКА МАТЕМАТИЧЕСКОГО ОБЕСПЕЧЕНИЯ ПРОЦЕССА ФУНКЦИОНАЛЬНОЙ ВЕРИФИКАЦИИ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

2.1. Построение структурной схемы процесса функциональной верификации ПЛИС

2.2. Формирование тестовых последовательностей для верификации ПЛИС на основе стандарта 1ЕЕЕ

2.3. Построение графовой модели верификационного окружения ПЛИС

2.4. Основные выводы второй главы
3. СОЗДАНИЕ АЛГОРИТМОВ ВСЕОБЩЕГО И ПОЭЛЕМЕНТНОГО ТЕСТИРОВАНИЯ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ
3.1. Конструктивные особенности основных структурных элементов ПЛИС
3.2. Построение алгоритмов поэлементного тестирования функциональной модели ПЛИС
3.3. Алгоритмы автоматизированной генерации тестовых последовательностей
3.4. Основные выводы третьей главы
4. РАЗРАБОТКА ПРОГРАММНОГО ОБЕСПЕЧЕНИЯ ПОЛНОГО ФУНКЦИОНАЛЬНОГО ТЕСТИРОВАНИЯ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ
4.1. Инструментальная среда реализации верификационного окружения 83 ПЛИС
4.2. Структурно-функциональная организация программного комплекса 88 верификации
4.3. Использование разработанного программного обеспечения для 95 верификации ПЛИС и анализ его эффективности
4.4. Основные выводы четвертой главы
ЗАКЛЮЧЕНИЕ
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ
ПРИЛОЖЕНИЯ

ВВЕДЕНИЕ
Актуальность темы. Программируемые логические интегральные съемы (ПЛИС) все больше завоевывают рынок микроэлектроники, вытесняя микросхемы с фиксированной логикой. Современные образцы ПЛИС, выполненные по 0,22-микронной технологии, способны работать на частотах до 300 МГц и реализуют до 10 млн. эквивалентных логических вентилей. Столь резкое увеличение мощности ПЛИС позволяет использовать их не только для реализации простых контроллеров и интерфейсных узлов, но и для цифровой обработки сигналов, сложных интеллектуальных контроллеров и нейрочипов. Одним из важных этапов автоматизированного проектирования ПЛИС является функциональная верификация, позволяющая еще на этапе компиляции схемы на уровне формирования ее ЯТЬ-модели обнаружить все несоответствия работы схемы и локализовать ошибки с высокой степенью точности.
Постоянное совершенствование и увеличивающаяся сложность производимых ПЛИС приводит к разрыву между технологией их изготовления и возможностями современных САПР ПЛИС. Существующие в настоящее время системы верификации ПЛИС имеют ряд недостатков, связанных ограничениями при моделировании, которые накладываются международным стандартом арифметики с плавающей точкой 1ЕЕЕ-754. Стандартные верификационные платформы, обладая высокой степенью универсальности, характеризуются сложностью адаптации к особенностям проектируемых объектов. Кроме того, применение стандартных платформ не позволяет в полной мере локализовать и оперативно устранять ошибки в процессе тестирования, так как выявление неисправностей осуществляется после завершения полной функциональной верификации всего проекта.
В связи с этим возникает задача разработки методов и средств функциональной верификации ПЛИС с возможностью выявления ошибок в реальном масштабе времени и продолжения моделирования после их

Декларативные описания относится к утверждениям/свойствам, событиям и ограничениям, которые существуют в структурном контексте устройства и оцениваются вместе со всеми другими структурными элементами. Например, это может быть модуль, принимающий формы структурного элемента. Вместе с тем, декларативные утверждения/свойства всегда «активны/включены», а их процедурные аналоги активируются только при выполнении определённой части HDL-кода.
Прагма-методы относятся к специальным директивам в виде псевдокомментариев, которые могут интерпретироваться и использоваться различными анализаторами, компиляторами и другими средствами (Это универсальный термин, и прагма-методы широко используются не только при формальной верификации.)
При построении верификационного окружения одним из наиболее распространенных инструментальных средств является язык описания функциональной модели — Vera, представленный компанией Sun Microsystems в начале 90-х. Впоследствии, где-то в середине 90-х, он был предоставлен компании Systems Science Corporation, которая в 1998 году была приобретена компанией Synopsys.
По сути Vera есть не что иное, как среда полной верификации, похожая, но возможно не такая сложная, как язык или среда верификации под названием Е. Среда Vera поддерживает возможности формирования наборов тестов и утверждений, и компания Synopsys продвигает ее как функционально законченный продукт с интеграцией в свою систему логического моделирования /91,99/. Позже, Synopsys открыла свой продукт для стороннего использования под марками OpenVera"1 и OpenVera Assertions (или OVA).
Примерно в это же время в язык SystemNferilog после очередной модификации был введен оператор assert (утвеждение). Тем временем, благодаря возрастающему интересу к технологии формальной верификации один из комитетов по стандартам компании Acceller занялся поиском языка