Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

• Автор: Манукян, Арам Альбертович
• Шифр специальности: 05.13.12
• Научная степень: Кандидатская
• Год защиты: 2015
• Место защиты: Москва
• Количество страниц: 149 с. : ил.

Содержание
Введение
Глава 1. Анализ проблем проектирования библиотечных элементов и блоков для технологий с размерами транзисторов 22 нм и ниже

1.1. Обзор существующих подходов синтеза библиотечных элементов и блоков

1.2. Особенности КМОП технологий с трехмерным затвором транзистора

1.3. Мотивация проектирования схем с регулярной топологией

1.4. Модели логических элементов

1.5. Выводы
Глава 2. Разработка базовых элементов с регулярными структурами в слоях поликремиия и диффузии

2.1. Сравнительный анализ топологий FinFET структур

2.2. Метод разработки топологии регулярных структур на основе выбора топологического шаблона
2.3. Метод разработки топологии регулярных структур на основе технологи режущих (cut) слоев
2.4. Разработка теоретико-графовой модели логического элемента для логикотопологического синтеза с учетом специфики КМОП технологий с трехмерным затвором транзистора
2.5. Выводы
Глава 3. Разработка алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

3.1. Основные этапы логико-топологического синтеза библиотечных элементов
и блоков для КМОП технологий с трехмерным затвором транзистора
3.2. Формирование SP-NM-графа
3.3. SP-NM-граф для схем с комбинированием блоков связанных по постоянному току
3.4. Выводы
Глава 4. Практическая реализация и апробация предложенных методов
1.1. Реализация алгоритма логико-топологического синтеза библиотечных элементов и блоков
1.2. Маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора
5.3. Результаты численных экспериментов
5.4. Выводы
Заключение
Список литературы

Введение
Актуальность работы.
Темпы развития производства интегральных схем (ИС) за последние несколько лет начали опережать прогнозы, которые были сделаны в конце прошлого века и нашли выражение в так называемом законе Мура [1-4]. С переходом к технологическим нормам порядка 100 нм стало очевидно, что затрудняется дальнейшее следование закону Мура. Однако развитие технологий производства ИС связано с постоянным уменьшением геометрических параметров транзисторов, что, до недавних времен, вполне удачно удавалось осуществлять с помощью разных технологических и методологических решений для архитектуры планарных транзисторов [5]. Тем не менее, с уменьшением технологических размеров базовых элементов, деградация электрических параметров транзисторов становится все более ощутимой, и сопряжено это в первую очередь с появлением негативных коротко-канальных эффектов в транзисторах [6]. А это в свою очередь приводит к возрастающему интересу по отношению к альтернативным технологическим решениям, которые лучше масштабируются и совместимы с производственным процессом КМОП (комплементарная структура металл-оксид-полупроводник) технологии. Среди таких решений выделяется КМОП технология с трехмерным затвором транзистора. В зарубежной литературе используется термин FinFET (Fin Field Effect Transistor, полевой транзистор с «плавником»). Такое название этот транзистор получил из-за того, что кремний между стоком и истоком по форме напоминает плавник. Впервые компания Intel заявила об использовании КМОП технологии с трехмерным затвором транзистора, а уже весной 2012 года с применением этой технологии выпустила на рынок микропроцессоры, которые были изготовлены по технологическим нормам 22 нм [7].
В настоящее время ведущие фабрики-производители СБИС (сверхбольшие интегральные схемы) активно осваивают технологические процессы с размерами транзисторов 16 нм и ниже. Более того, согласно прогнозам международного

составляются из стандартных ячеек, а иногда из отдельных транзисторов. Важно при этом оценить полноту полученной системы базисных блоков. Т.е. требуется анализ полноты множества логических схем, которые можно реализовать с использованием данного набора базисных блоков [48, 54, 55]. Для этого анализируется набор логических функций, которые соответствуют логическим схемам, с точностью до инверсий и симметрий логических переменных.
Одним из способов сокращения доступного набора базисных блоков может являться сокращение числа стандартных ячеек в библиотеке. Это дает возможность увеличить степень регулярности топологии схемы при небольшом ухудшении эксплуатационных характеристик [56, 57]. Однако иногда
эксплуатационные характеристики даже улучшаются, так как из-за ограниченного набора библиотечных элементов средства автоматизации анализируют более узкое пространство возможностей и способны подобрать более качественное решение [58].
1.3.1, Методы физического синтеза
Подходы к решению задачи физического синтеза зависят от правил проектирования, которые определяются технологией, и от поставленных дополнительных ограничений на использование нижних слоев металлизации.
Конфигурируемая межслойными переходами логическая матрица (VPGA, Via Pattern Gate Array) состоит из заранее изготовленных одинаковых базовых топологических блоков, которые содержат слои поликремния для реализации транзисторов, а также слои металлов для трассировки. При этом в таких блоках отсутствуют межслойные переходы. Топология блока в нижних слоях поликремния, а также в слоях металла, может иметь различную архитектуру. Каждый топологический блок изначально не реализует какую-либо логическую функцию. Задача физического проектирования в рамках данного подхода заключается в следующем: для каждого логического вентиля определить подходящий топологический блок; для топологического блока определить