Организация параллельно-конвейерных СБИС-структур с реконфигурируемой микроядерной архитектурой на основе арифметики разрядных срезов

• Автор: Осинин, Илья Петрович
• Шифр специальности: 05.13.15, 05.13.05
• Научная степень: Кандидатская
• Год защиты: 2013
• Место защиты: Киров
• Количество страниц: 187 с. : ил.

СОДЕРЖАНИЕ
ВВЕДЕНИЕ

1 Анализ методов и средств организации процессов высокоскоростной обработки данных

1.1 Особенности организации вычислений в современных универсальных и специализированных СБИС-процессорах

1.2 Модулярные принципы построения высокоскоростных СБИС-процессоров

1.3 Анализ перспективных способов и вычислительных СБИС-структур для высокоскоростных арифметических вычислений

1.4 Вычислительные СБИС-структуры на базе однородных вычислительных сред

Выводы
2 Организация однородных вычислительных СБИС-структур для массовых операций мультиоперандного суммирования
2.1 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции расчета числа единиц в разрядных срезах массива слагаемых
2.2 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции сжатия разрядных срезов массива слагаемыхЗЗ
2.3 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции пирамидального выделении переносов в разрядных срезах массива слагаемых
2.4 Анализ эффективности вычислительных ядер СБИС-процессоров для мультиоперандного алгебраического суммирования
Выводы
3 Организация реконфигурируемых однородных вычислительных СБИС-структур для массовых параллельно-конвейерных операций над числами с фиксированной и плавающей точкой в позиционной системе счисления
3.1 Организация вычислительного ядра СБИС-процессора для алгебраического умножения чисел на базе операции мультиоперандного суммирования
3.2 Организация вычислительного ядра СБИС-процессора для выполнения алгебраического деления чисел нацело на базе операции мультиоперандного суммирования
3.3 Организация вычислительного ядра СБИС-процессора для выравнивания мантисс т чисел
3.4 Анализ эффективности вычислительных ядер СБИС-процессоров для выполнения арифметических операций на базе мультиоперандного алгебраического суммирования

3.5 Организация однородного вычислительного ядра СБИС-процессора для выполнения арифметических операций по разрядным срезам
Выводы
4 Организация реконфигурируемых однородных вычислительных СБИС-структур для массовых параллельно-конвейерных операций над числами с фиксированной точкой в системе остаточных классов
4.1 Организация СБИС-процессоров для выполнения немодульных операций
4.1.1 Организация вычислительного ядра СБИС-процессора для коррекции числа по заданному модулю
4.1.2 Организация вычислительного ядра СБИС-процессора для выполнения операции прямого модулярного преобразования
4.1.3 Организация вычислительного ядра СБИС-процессора для приближенного вычисления позиционной характеристики модулярного представления числа
4.1.4 Организация вычислительного ядра СБИС-процессора для выполнения операции обратного модулярного преобразования
4.1.5 Анализ эффективности вычислительных ядер СБИС-процессоров для выполнения немодульных операций
4.2 Организация однородного вычислительного ядра СБИС-процессора для выполнения арифметических операций по разрядным срезам в системе остаточных классов
4.3 Организация однородного вычислительного ядра СБИС-процессора для выполнения индексных модульных операций
4.4 Организация СБИС-процессора с реконфигурируемой микроядерной архитектурой для выполнения массовых арифметических операций
Выводы
ЗАКЛЮЧЕНИЕ
СПИСОК ЛИТЕРАТУРЫ
ПРИЛОЖЕНИЕ А
ПРИЛОЖЕНИЕ Б
ПРИЛОЖЕНИЕ В
ПРИЛОЖЕНИЕ Г
ПРИЛОЖЕНИЕ Д
ПРИЛОЖЕНИЕ Е

ВВЕДЕНИЕ
Актуальность темы. Вычислительные мощности компьютеров наращиваются постоянно. Сегодня интенсивно ведутся научные исследования в области микроархитектуры процессоров нового поколения. Приоритетной задачей является построение арифметического устройства высокого быстродействия. При этом актуальной является задача повышения скорости вычислений путем совершенствования устройств на архитектурном уровне.
Параллельные системы обработки информации являются эволюционным шагом в повышения быстродействия устройств вычислительной техники. Однако отсутствие «параллельной» математики, сложность программной и аппаратной реализации таких систем существенно ограничивают их применение. Одним из подходов к преодолению этих трудностей является использование модулярной арифметики (МА) и непозиционной системы счисления - системы остаточных классов (СОК).
Естественный параллелизм устройств, функционирующих на основе СОК, позволяет распараллелить процесс вычислений, как на программном, так и на аппаратном уровне, а модульность и однородность обеспечивает эффективное проектирование структур в сверхбольшом интегральном исполнении (СБИС).
С другой стороны, использование в вычислительном ядре СБИС-процессора реконфигурируемой однородной вычислительной среды (ОВС), то есть среды, аппаратура которой может реконфигурироваться, меняя свои функции, в зависимости от решаемых вычислительной системой задач, позволяет эффективно адаптировать архитектуру системы под структуру решаемой задачи, обеспечивая тем самым высокий уровень скорости вычислений. В общем случае ОВС представляет собой массив вычислительных ячеек структуры, которые объединены регулярными связями. Такая архитектура в силу своей регулярности весьма эффективна при проектировании и производстве устройств. При этом её производительность увеличивается практически пропорционально с увеличением числа ячеек в силу естественного параллелизма их работы.
Данной тематике посвящен целый ряд работ отечественных и зарубежных ученых - В.И. Варшавского, Я.И. Фета [87, 88], А. В. Каляева [18], И. А. Каляева [19], B.C. Князькова [20-26], Flynn М. [108], Moore G. [123], MacSorley L. [119], Salown S. [131] и других.
Однако сдерживающими факторами широкого использования структур с естественным параллелизмом являются отсутствие широкой элементной базы и формальных описаний устройств на языках проектирования аппаратуры. При этом остаются мало изученной возможность организации АЛУ на основе динамически реконфигурируемого вычислительного пространства, а не статического, как в большинстве известных процессоров.

последовательной передачей д п-разрядных блоков: (•£„,...,£2,-ч), (^2л,--.,£и+2Лги),--->(5>,---А(?-1)+2Л(?-1)+1)-
Способ 2. Выполняется расчет по п.7 значения /^-разрядной суммы Б(рр,... ,£И+1А,... ,^2,5 О- При исходном представлении массива чисел в формате с плавающей точкой и «-разрядном представлении мантисс несложными аппаратными средствами выполняется их нормализация с соответствующей коррекцией порядка.
7. Выполняется формирование половины четного количества единичных разрядов В„+2=(В„+^>). При четном значении полученного числа 5*^-2 разряд искомой суммы £„+2=0, в противном случае £„+2=1- Далее процесс продолжается аналогичным образом до момента определения последнего разряда ят. итоговой суммы 5.
Пример. Требуется вычислить сумму модулей четырех двоичных чисел:
а1 00110’ ^00
«2=00101,

аз=00100,

00101 00
<34=00111. 100111,
Битовая матрица А массива этих чисел содержит пять разрядных срезов: 551=1010, 552=1001, 55з=1111, 554=0000, 55 5= 0000. На первом этапе выполняется параллельное вычисление числа единиц В, в разрядных срезах в унитарном коде (сжатие): В] =0011, 52=0011, 5з=1111, 54=0000, 55=0000. Так как число единиц 51 является четным, то разряд искомой суммы £1=0. Вычисляется значение 5*2=(5/—>)+52=010011. Так как число единиц числа 5*2 является нечетным, то разряд £2=1 искомой суммы 5. В итоге серии аналогичных вычислений будет получена искомая сумма 5(£5,£4,£з,£2,£1,)=10110.
СБИС-процессор, реализующий способ вычислений базе операции сжатия разрядных срезов, состоит из ОВС для сжатия векторов и блока переносов. ОВС для сжатия векторов, в общем виде организация которой представлена на рисунке 2.8, состоит из ячеек однородной среды второго типа (ЯОС2), информационных входов Хт-Х, информационных выходов Ут-У, входа синхронизации с и инверсного входа сброса г. Число строк и столбцов ОВС одинаково и равно т, где т - разрядность исходного вектора.
Входы г и с соединены с соответствующими входами каждой ячейки (для компактности представления на рисунке не изображены).
Описание ЯОС2 на языке программирования аппаратуры приведено в приложении Д.