Методы разработки и тестирования аппаратных потактовых моделей микропроцессоров на программируемых логических интегральных схемах

• Автор: Байда, Юрий Владимирович
• Шифр специальности: 05.13.05
• Научная степень: Кандидатская
• Год защиты: 2013
• Место защиты: Москва
• Количество страниц: 131 с. : ил.

Оглавление
Введение

1. Имитационное моделирование микропроцессоров

1.1. Задача имитационного моделирования

1.2. Сравнительный анализ видов симуляторов

1.2.1. Основные характеристики симулятора

1.2.2. Интерпретирующий функциональный симулятор . .

1.2.3. Компилирующий функциональный симулятор

1.2.4. Потактовый симулятор, управляемый трассой

1.2.5. Потактовый симулятор, управляемый исполнением

1.3. Способы повышения скорости потактовых симуляторов . .

1.4. Выводы
2. Применение ПЛИС для имитационного моделирования
2.1. Способы применения ПЛИС
2.2. Разделение модельного такта и такта ПЛИС
2.3. Модельное представление
2.4. Язык описания аппаратуры Bluespec SystemVerilog
2.5. Существующие разработки
2.5.1. ProtoFlex
2.5.2. FAST
2.5.3. RAMP
2.5.4. HAsim
2.6. Выводы
3. Восходящий метод модульной разработки потактовых моделей микропроцессоров на ПЛИС
3.1. Основная идея метода
3.2. Инфраструктура Asim

3.3. Инфраструктура HAsim
3.4. Анализ исходного кода модуля
3.5. Подготовка прототипа модуля
3.6. Создание аппаратного описания модуля
3.6.1. Расширение библиотеки компонент
3.6.2. Расширение функциональности портов
3.6.3. Мультиплексирование с разделением по времени
3.7. Подготовка тестовых последовательностей
3.8. Тестирование модуля
3.9. Выводы
4. Метод и система автоматизированного тестирования потактовых моделей микропроцессоров на ПЛИС
4.1. Архитектура системы тестирования
4.2. Генерация тестовых последовательностей
4.3. Генерация служебного модуля
4.4. Автоматическое тестирование
4.5. Использование времени ПЛИС
4.6. Использование дискового пространства
4.7. Использование процессорного времени
4.8. Выводы
5. Апробация разработанных методов и средств
5.1. Тестовый микропроцессор
5.2. Инструментальный модуль Xilinx ML
5.2.1. Описание и технические характеристики
5.2.2. Физический канал гибридной модели
5.3. Эффективность процесса разработки
5.4. Скорость работы аппаратного симулятора
5.5. Использование ресурсов ПЛИС
5.6. Выводы
Заключение
Литература

Введение
Актуальность темы исследования
Разработка микропроцессора как сложной системы включает в себя принятие большого количества проектных решений, существенно опирающихся на результаты имитационного моделирования, с помощью которого анализу подвергаются такие параметры, как производительность, потребляемая мощность и др.
Аналитические методы оценки, несмотря на свою простоту, обладают низкой точностью и подходят только для простых микропроцессоров, а методы оценки с использованием аппаратных прототипов, напротив, имеют очень высокую точность, но слишком сложны и затратны.
Для численных экспериментов обычно используется специальная программная имитационная модель (симулятор) микропроцессора, разработка которой низкозатратна по сравнению с разработкой аппаратного прототипа, а достигаемая точность гораздо выше, чем у аналитических методов.
Пригодный для использования симулятор должен быть достаточно точным н достаточно гибким, чтобы исследовать широкий диапазон проектных альтернатив, а время разработки модели плюс время моделирования должно быть достаточно коротким, чтобы не нарушать цикл проектирования [62,107].
Однако при достаточной точности традиционные программные симуляторы микропроцессора обладают катастрофически низкой производительностью. В работе [53] приводится обзор скоростей моделирования современных программных потактовых симуляторов микропроцессоров: промышленные симуляторы исполняют порядка тысячи команд в секунду. Это означает, что моделирование одной секунды работы разрабатываемого микропроцессора потребует нескольких дней работы симулятора для каждого из возможных проектных решений.
го АЛУ весьма простое: взять два входных операнда и выдать их сумму, произведение либо частное в зависимости от кода операции (опкода).
Традиционное КГЬ-представление показано на рис. 2.56", где конвейер сумматора состоит из одной стадии, умножения — из трёх, а делитель реализован в простейшем виде с помощью алгоритма деления с неподвижным делимым и сдвигаемым вправо делителем, когда количество итераций зависит от входных данных. Здесь добавление или удаление одной стадии потребует внесения изменений во все остальные стадии.
МП-представление, представленное на рис. 2.5е, позволяет легко изменять временные характеристики путём изменения всего одного параметра (задержки соответствующего порта). Важным здесь также является тот факт, что любые взаимодействия между модулями происходят только через порты.
Поскольку операция деления может занимать разное количество тактов, то результат задерживается во внутреннем состоянии делителя, и отдельный счётчик используется для отсчёта итераций, требуемых для завершения операции деления (сам выходной порт имеет статическую задержку в один такт).
Из примера с делителем мы видим, что граф модулей и портов между ними не является в общем случае полным описанием временных характеристик целевой системы — полное описание должно также включать описание локального поведения каждого модуля, так как оно определяет условие отправки сообщений для конкретного момента времени [107].
Применение портов с нулевой задержкой (передача сигнала внутри одного такта) допустимо, но только при условии отсутствия в графе циклов, образованных только портами с нулевой задержкой (запрет комбинационных петель).
Рассмотрим для примера модуль (см. рис. 2.6а, границы модулей обозначены пунктиром), состоящий из трёх последовательных операций: 01, С>2 и 0з- Разработчик решает поместить операцию 02 в отдельный модуль для облегчения возможной его замены на альтернативные. Петля на рис. 2.66 является ложной: она отсутствовала в изначальном представлении и устраняется так, как показано на рис. 2.6в.