Методы анализа помех, влияющих на быстродействие цифровых КМОП схем

Методы анализа помех, влияющих на быстродействие цифровых КМОП схем

Автор: Соловьев, Роман Александрович

Шифр специальности: 05.13.12

Научная степень: Кандидатская

Год защиты: 2007

Место защиты: Москва

Количество страниц: 128 с. ил.

Артикул: 3332394

Автор: Соловьев, Роман Александрович

Стоимость: 250 руб.

Методы анализа помех, влияющих на быстродействие цифровых КМОП схем  Методы анализа помех, влияющих на быстродействие цифровых КМОП схем 

Содержание
Введение
Глава 1. Анализ помехоустойчивости цифровых КМОП схем. Обзор состояния проблемы.
1.1. Консервативный анализ помехоустойчивости.
1.2. Современные методы анализа помехоустойчивости
1.3. Выводы.
Глава 2. Предварительные эксперименты. Покластерный метод анализа помех, влияющих на задержку, в цифровых схемах
2.1. Предварительные эксперименты по анализу помех влияющих на задержку
проводящего пути
2.2. Алгоритм покластерного анализа помехи задержки на проводящем пути
2.3. Алгоритм покластерного анализа помехи задержки на проводящем пути с
учетом межкластерных взаимодействий.
2.4. Экспериментальные результаты.
2.5. Выводы.
Глава 3. Статический временной анализ с обнаружением ложных путей на основе логических импликаций. Анализ помех влияющих на задержку на основе результатов временного анализа
3.1. Статический временной анализ.
3.2. Современный статический временной анализ.
3.3. Расчет задержки и времени переключения для предварительно
отхарактеризованного вентиля
3.3.1. Нелинейная модель задержки.
3.3.2. Полиномиальная модель задержки.
3.4. Учет задержки вносимой межсоединениями в статическом временном
анализе
3.4.1. Задержка и время переключения сигнала для ЯСдеревьев
3.4.2. Алгоритм, основанный на расчете эффективной емкости СеП ЯСдерева
3.4.3. Экспериментальные результаты расчета ЯСдеревьев в статическом анализе.
3.5. Алгоритмы перечисления путей.
3.6. Формирование логических ограничений
3.7. Статический временной анализ с определением ложных путей с помощью логических импликаций.
3.8. Анализ помех влияющих на задержку на основе результатов статического временного анализа
3.9. Реализация и экспериментальные результаты
3 Выводы
Глава 4. Анализ помех влияющих на задержку с помощью графа парных ограничений.
4.1. Модель помехи задержки.
4.2. Логические ограничения.
4.3. Временные ограничения
4.4. Расчет влияния помехи на время задержки распространения сигнала в цифровых СБИС на наихудший случай.
4.5. Формирование графа парных ограничений
4.6. Поиск независимого множества максимального веса на графе парных ограничений.
4.7. Реализация и экспериментальные результаты
4.8. Выводы.
Глава 5. Анализ помех влияющих на задержку с помощью метода ветвей и границ
5.1. Расчет влияния помехи на время задержки распространения сигнала в цифровых СБИС на наихудший случай.
5.2. Реализация и экспериментальные результаты.
5.3. Заключение
Глава 6. Характеристика программного обеспечения и результаты экспериментов
6.1. Характеристика программного обеспечения реализующего анализ помех влияющих на задержку прохождения сигнала
6.2. Обоснование выбора платформы проектирования.
6.3. Потоки данных в i.
6.4. Примеры входных и выходных данных в программе i.
6.5. Типовая структура управляющего файла для i в формате
6.6. Результаты анализа помехи задержки для индустриальной схемы
6.7. Выводы
Заключение.
Список литературы


В отличие от анализа помехоустойчивости, где единовременно исследуется один кластер помехи, в анализе помехи задержки требуется принимать во внимание сразу все кластеры проводящего пути для максимального сокращения пессимизма. Современным САПР ИС требуются алгоритмы, обеспечивающие решение подобных задач в приемлемые сроки для СБИС. Основные исследования диссертационной работы связаны с детальным изучением проблемы анализа помехи задержки, разработкой алгоритмов для сокращения пессимизма в анализе помехи задержки и разработкой методов для уточнения результатов статического временного анализа основанных на учете логики работы схемы. Цель работы Целью диссертационной работы является исследование и разработка высокопроизводительного и эффективного комплекса вычислительных алгоритмов и методов для анализа помех влияющих на быстродействие КМОП схем на основе создания и исследования математической модели для них. Оценка максимального возможного сокращения пессимизма в анализе помехи задержки на небольших комбинационных ИС. Разработка и исследование методов статического временного анализа и возможностей уточнения его результатов на основе данных о логике работы схемы. Разработка и исследование методов для уменьшения пессимизма, в оценке помехи задержки, используя данные о межкластерных логических и временных ограничениях. Разработка и исследование метода анализа влияния помех на задержку проводящего пути в цифровых КМОП схемах с помощью графа парных ограничений. Разработка и исследование метода анализа помехи задержки в СБИС с помощью алгоритма ветвей и границ. Этот метод позволяет оценить предел эффективности алгоритмов анализа помехи задержки. Разработан и исследован алгоритм выявления ложных проводящих путей в КМОП схемах на основе логических импликаций. Алгоритм обладает высокой скоростью выполнения и легко интегрируется в существующие приложения для статического временного анализа. Предложен новый метод для одновременного учета всех кластеров помехи, относящихся к проводящему пути, в анализе помехи задержки. В отличие от методов анализа функциональных помех, в котором одновременно анализируется только один кластер помехи, разработанный метод эффективно решает задачи гораздо большей размерности. Метод может одновременно исследовать все кластеры пути. Алгоритм основан на использовании простых логических импликаций для схемы, собранных специальным образом в графе парных ограничений, и последующем решении проблемы нахождения независимого множества максимального веса на нем. Для решения задачи поиска множества агрессоров, индуцирующих максимальную помеху на заданном проводящем пути, и при этом не нарушающих логические и временные ограничения, предложен оригинальный алгоритм на основе метода ветвей и границ. Метод позволяет использовать логические ограничения произвольной размерности. Практическая ценность Результаты работы могут найти применение при проектировании широкого класса микросхем на этапе оценки быстродействия схемы после экстракции из топологии. Предложенные алгоритмы могут быть использованы в комбинации с другими средствами САПР НС для улучшения характеристик качества. Разработанное программное обеспечение позволяет провести более точный анализ влияния эффектов вызванных межсоединениями на быстродействие цифровых КМОП схем. Реализация научнотехнических результатов работы. Разработанные алгоритмы доведены до программной реализации. Проведен цикл экспериментальных исследований. На основе полученных результатов разработан комплекс программ i для анализа функциональных помехи и помехоустойчивости цифровых схем. Также разработан дополнительный модуль для программы v ii с целью учета логических импликаций в статическом временном анализе. Разработанные программы были внедрены на предприятиях ОАО АнгстремМ, ФГУП НИИМА Прогресс и включены в учебный процесс МГИЭТ ТУ. Эффективность разработанных алгоритмов и методов описания проектной информации подтверждена опытом эксплуатации на предприятиях электронной промышленности. Апробация работы.

Рекомендуемые диссертации данного раздела

28.06.2016

+ 100 бесплатных диссертаций

Дорогие друзья, в раздел "Бесплатные диссертации" добавлено 100 новых диссертаций. Желаем новых научных ...

15.02.2015

Добавлено 41611 диссертаций РГБ

В каталог сайта http://new-disser.ru добавлено новые диссертации РГБ 2013-2014 года. Желаем новых научных ...


Все новости

Время генерации: 0.219, запросов: 244