Разработка функциональной модели программируемой логической интегральной схемы типа программируемой пользователем вентильной матрицы с одноуровневой структурой межсоединений

• Автор: Мотылёв, Максим Сергеевич
• Шифр специальности: 05.27.01
• Научная степень: Кандидатская
• Год защиты: 2013
• Место защиты: Воронеж
• Количество страниц: 99 с. : ил.

ОГЛАВЛЕНИЕ
ВВЕДЕНИЕ
Глава 1. Структура современных БИС программируемой логики
1Л. Классификация по функциональному генератору
1ЛЛ. Функциональные генераторы для реализации произвольных булевых функций
1Л.2. Функциональные генераторы со схемами потоковой обработки информации
1Л.З. Функциональные генераторы для реконфигурируемых БИС программируемой логики
1.2. Архитектуры коммерческих ПЛИС типа ППВМ
Выводы к главе 1
Глава 2. Разработка функциональной модели ППВМ с одноуровневой структурой межсоединений
2.1. Разработка функциональной модели в среде Xilinx ISE с использованием высокоуровневого языка описания аппаратных средств VHDL
2.2. Реализация четырёхразрядного сумматора в уникальном базисе ПЛИС
Выводы к главе 2
Глава 3. Верификация функциональной модели ППВМ с одноуровневой структурой межсоединений и маршрутизаторами типа L3
3.1. Верификация разработанной модели с использованием симулятора языка VHDL Modelsim 6.0 SE
3.2. Аппаратная верификация разработанной модели ППВМ с использованием отладочного модуля Spartan 3AN Starter Kit
3.3. Академические САПР ПЛИС

3.4. Разработка САПР для конфигурирования ПЛИС типа ППВМ с одноуровневой структурой межсоединений
Выводы к главе 3
ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ
СПИСОК ЛИТЕРАТУРЫ

ВВЕДЕНИЕ
На сегодняшний день программируемые логические интегральные схемы (ПЛИС) чрезвычайно популярны у отечественных разработчиков радиоэлектронной аппаратуры (РЭА). Это объясняется не только заменой в конечном устройстве логических интегральных схем (ИС) с малой и средней степенью интеграции (одна ПЛИС может заменить до 1000 ИС средней степени интеграции (СИС) и даже более), но и возможностью оперативно менять функциональность разработанного устройства без изменений на аппаратном уровне. Помимо этого, реализация схем цифровой обработки сигналов (ЦОС) в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 миллионов отсчетов в секунду) по сравнению с этими же схемами на базе ЦОС-блоков процессоров среднего класса производительностью 4 MSPS.
В РФ разработаны и серийно выпускаются несколько серий отечественных ПЛИС типа программируемых пользователем вентильных матриц (ППВМ). К ним относятся ПЛИС 5576ХС1Т (5576ХС1Т1), 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т. Они имеют от 2,5 тыс. до 200 тыс. логических вентилей, содержат встроенные блоки памяти и тестирования с использованием схемы периферийного сканирования, систему конфигурации и выполнены по технологии КМОП 0,35 и 0,18 мкм. Для их проектирования могут быть использованы САПР фирмы Altera MAX+PLUS II или Quartos II, а также Synplisity, Aldec и др.
Однако эти ИС являются функционально совместимыми аналогами нескольких кристаллов популярных зарубежных коммерческих ПЛИС и основаны на одной из архитектур с многоуровневой структурой несегментированных межсоединений. В настоящее время ПЛИС, выпускаемые отечественной электронной промышленностью, не удовлетворяют потребностям разработчиков РЭА. Кроме того, они жёстко привязаны к зарубежным системам автоматизированного проектирования, генерирующим файлы конфигурации ПЛИС. Привязка к многоуровневой архитектуре препятствует разработке
необходимых ППВМ с большей логической ёмкостью и быстродействием. Проблема также осложнена отсутствием развитых отечественных САПР ПЛИС.

Коды, записанные в ячейки статической памяти, управляют настройкой логических элементов и коммутаторами трасс, осуществляющих межсоединения в схеме. Эти коды загружаются в ячейки после включения питания и могут перезагружаться в процессе работы, если необходимо изменить реализуемые ПЛИС функции.
Конфигурируемый логический блок (КЛБ). Базовым элементом КЛБ является логическая ячейка - ЛЯ (Logic Cell - LC). ЛЯ состоит из четырёхвходового функционального генератора, логики ускоренного переноса и запоминающего элемента. Выход каждого функционального генератора каждой логической ячейки подсоединен к выходу КЛБ и к D-входу триггера. Каждый КЛБ серии Virtex содержит четыре логические ячейки, организованные в виде двух одинаковых секций (рис. 1.22).

Рис. 1.22. Двухсекционный КЛБ УйДех [20]
На рис. 1.23 представлено детальное изображение одной секции. В
дополнение к четырем базовым логическим ячейкам КЛБ серии УйДех содержит
логику, которая позволяет комбинировать ресурсы функциональных
генераторов для реализации функций от пяти или шести переменных. Таким