Автоматизация проектирования систем цифровой фильтрации в базисах ПЛИС и заказных микросхем

• Автор: Плотников, Павел Владимирович
• Шифр специальности: 05.13.12
• Научная степень: Кандидатская
• Год защиты: 2008
• Место защиты: Владимир
• Количество страниц: 172 с. : ил.

Содержание
ВВЕДЕНИЕ
1. СОСТОЯНИЕ В ОБЛАСТИ ПРОЕКТИРОВАНИЯ СИСТЕМ ЦИФРОВОЙ ФИЛЬТРАЦИИ
1.1. Классификация систем цифровой фильтрации и формы их
АППАРАТНЫХ РЕАЛИЗАЦИЙ
1.1.1. Классификация систем цифровой фильтрации
1.1.2. Классификация цифровых фильтров
1.1.3. Задание требований к цифровым фильтрам
1.1.4. Формы аппаратных реализаций цифровых фильтров
1.2. Обзор элементной базы систем цифровой фильтрации
1.2.1. Классификация цифровых интегральных микросхем
1.2.2. Классификация логических микросхем программируемой логики
1.2.3. Анализ современных ПЛИС и стандартных ячеек заказных микросхем, используемых при проектировании цифровых фильтров
1.3. Возможности современных САПР системного уровня по проектированию цифровых фильтров
1.3.1. САПР SystemVue фирмы Elanix
1.3.2. САПР Matlab фирмы Mathworks
1.3.3. САПР Advanced Design System фирмы Agilent Technologies
1.4. Возможности современных САПР ПЛИС
1.4.1. САПР фирмы Xilinx
1.4.2. САПР фирмы Altera
1.5. Возможности современных САПР заказных микросхем
1.5.1. САПР фирмы Cadence
1.5.2. САПР фирмы Synopsys
1.5.3. САПР фирмы Mentor Graphics
1.6. Цель и постановка задачи исследований
1.7. Выводы
2. РАЗРАБОТКА МЕТОДОВ АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ СИСТЕМ ЦИФРОВОЙ ФИЛЬТРАЦИИ
2.1. Обобщенная модель системы цифровой фильтрации
2.1.1. Базовые блоки системы цифровой фильтрации
2.1.2. Математический аппарат модели системы цифровой фильтрациибО
2.1.3. Иерархия моделей системы цифровой фильтрации
2.1.4. Модель системы цифровой фильтрации на системном уровне
2.1.5. Модель системы цифровой фильтрации на функциональном уровне
2.1.6. Модель системы цифровой фильтрации на компонентном уровне
2.1.7. Применение направленных сигнальных графов для многоканальных и мпогоскоростных систем
2.2. МЕТОДИКА АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ СИСТЕМ ЦИФРОВОЙ ФИЛЬТРАЦИИ
2.2.1. Определение требований к системе цифровой фильтрации
2.2.2. Структурный синтез системы цифровой фильтрации
2.2.3. Параметрический синтез цифровых фильтров
2.2.4. Оптимизация направленного сигнального графа
2.2.5. Оценка характеристик аппаратной реализации
2.2.6. Выбор архитектуры аппаратной реализации цифровых фильтров
2.2.7. Оптимизация коэффициентов цифровых фильтров
2.2.8. Синтез НЕ)Ь описаний цифровых фильтров и модуля верхнего уровня
2.2.9. Синтез тестовой обвязки для функциональной верификации и функциональное моделирование
2.2.10. Логический синтез

2.2.11. Критерии оценки аппаратных реализаций систем цифровой
фильтрации
2.3. Выводы
3.ИССЛЕДОВАНИЕ И ПРАКТИЧЕСКОЕ ВНЕДРЕНИЕ РАЗРАБОТАННЫХ МЕТОДОВ
3.1. Маршрут проектирования систем цифровой фильтрации на основе ПРЕДЛАГАЕМОЙ МЕТОДИКИ
3.2. Разработка лингвистического, информационного и программного
ОБЕСПЕЧЕНИЯ ПОДСИСТЕМЫ САПР
3.2.1. Лингвистическое обеспечение
3.2.2. Информационное обеспечение
3.2.3. Программное обеспечение
3.3. Исследование и внедрение разработанной подсистемы САПР
3.3.1. Структурный синтез системы цифровой фильтрации стандарта БЕСТ и параметрический синтез субфильтров
3.3.2. Исследование метода оптимизации коэффициентов ЦФ
3.3.3. Функциональная верификация системы цифровой фильтрации стандарта БЕСТ
3.3.4. Разработка системы цифровой фильтрации в базисе заказных микросхем
3.3.5. Сравнение с коммерческой САПР
3.4. Выводы
ЗАКЛЮЧЕНИЕ
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ
ПРИЛОЖЕНИЕ
ПРИЛОЖЕНИЕ
ПРИЛОЖЕНИЕ
АКТЫ ВНЕДРЕНИЯ

Входные
регистры
Внутренние
регистры
Выходные
регистры
j I регист]
Суммат

1 1 УМНПМЛ/ГГР.ПИ
Сумматор
(вычитатель)
. -о *00 -О О

Рис. 1.9. Архитектуры аппаратного умножителя семейства Cyclone II (а) и DSP блока семейств ПЛИС Stratix, Stratix GX и Stratix II (б)
1.2.3.2. Стандартные ячейки арифметических блоков
Для построения сумматоров используются стандартные ячейки ADD31 и ADD32. Эти ячейки являются однобитными полусумматорами с одиночной и двойной нагрузочной способностью выходов соответственно. Сумматор с разрядностью п бит образуется каскадным включением п однобитных полусумматоров. Для увеличения выходной нагрузочной способности могут использоваться элементы BUF2, BUF4, BUF6, BUF8. Для увеличения максимального значения тактовой частоты на выходе сумматоров устанавливаются триггеры DF1 и DF3.
При проектировании аккумуляторов перед сумматором устанавливается мультиплексор для сброса накопленного значения. Для этой задачи применяются стандартные ячейки двухвходовых мультиплексоров MUX21 и MUX22.
Умножители в заказных микросхемах строятся на основе дерева сумматоров и сдвнгателей [32,93,94]. Специальные стандартные ячейки умножителей в рассматриваемом пакете отсутствуют [78].