Высокопроизводительные сопроцессоры для параллельной обработки данных в формате с плавающей точкой в системах цифровой обработки сигналов

• Автор: Пантелеев, Алексей Юрьевич
• Шифр специальности: 05.13.05
• Научная степень: Кандидатская
• Год защиты: 2013
• Место защиты: Москва
• Количество страниц: 154 с. : ил.

Научная новизна диссертации
Практическая значимость диссертации
Основные положения, выносимые на защиту
1. Архитектура систем и алгоритмы цифровой обработки сигналов
1.1. Архитектура цифровых сигнальных процессоров
1.2. Архитектура СнК, предназначенных для цифровой обработки сигналов
1.3. Архитектура параллельных процессоров
1.4. Архитектура процессоров с поддержкой явного параллелизма на уровне инструкций (Уи\0
1.5. Базовые алгоритмы цифровой обработки сигналов
1.5.1. Дискретное и быстрое преобразование Фурье
1.5.2. Операции над векторами и матрицами
1.5.3. Корреляция и КИХ-фильтры
1.5.4. БИХ-фильтры
1.6. Вычисления с плавающей точкой
1.7. Выводы и постановка задачи
2. Исследование проблем построения параллельных сопроцессоров для ЦОС с использованием многопоточной архитектуры
2.1. Модель исполнения ОрепСЬ
2.2. Модель сопроцессора М1 с поддержкой многопоточной модели исполнения
2.2.1. Структура и набор инструкций модели сопроцессора М1
2.2.2. Блок выбора исполняемого варпа и выборки инструкции
2.2.3. Блок доступа к разделяемой памяти
2.2.4. Производительность модели сопроцессора М1 с использованием различных параметров архитектуры при реализации алгоритмов ЦОС
2.3. Модель сопроцессора М2 с поддержкой многопоточной модели исполнения и параллелизма на уровне инструкций по принципу УЫ¥
2.3.1. Структура модели сопроцессора М2
2.3.2. Набор инструкций модели М2
2.3.3. Блок планирования выполнения инструкций и влияние алгоритмов планирования на производительность сопроцессора М2
2.3.4. Производительность модели сопроцессора М2 с использованием различных параметров архитектуры при реализации алгоритмов ЦОС
2.4. Выводы
3. Способы повышения эффективности реализации алгоритмов ЦОС на параллельных сопроцессорах
3.1. Применение конвертируемой адресации памяти
3.1.1. Расположение матриц в регистровой памяти модели М2
3.1.2. Реализация БПФ и свертки для сопроцессора М2 с применением конвертируемой адресации регистров
3.1.3. Расположение матриц в векторной памяти с применением скошенной адресации
3.2. Применение векторов переменной длины
3.2.1. Модель исполнения программы при использовании векторов переменной длины
3.2.2. Структура планировщика выполнения инструкций, использующих вектора переменной длины
3.2.3. Производительность выполнения программ при использовании векторов переменной длины
3.3. Применение инструкций, работающих с комплексными числами
3.3.1. Сокращение объема кода алгоритмов ЦОС и числа обращений к памяти
3.3.2. Многофункциональный векторный вычислительный блок с изменяемой структурой конвейера
3.3.3. Многофункциональный вычислительный конвейер на основе сумматора с 3 операндами
3.4. Выводы
4. Разработка высокопроизводительного векторного сопроцессора с поддержкой векторов переменной длины и конвертируемой адресации памяти
4.1. Сопроцессор М3 с поддержкой векторов переменной длины и конвертируемой адресации памяти
4.1.1. Структура и модель исполнения сопроцессора М3
4.1.2. Набор инструкций сопроцессора М3
4.2. Реализация алгоритмов ЦОС для сопроцессора М3
4.2.1. Реализация БПФ по алгоритму двумерного разложения
4.2.2. Реализация свертки
4.2.3. Реализация умножения матрицы на вектор
4.2.4. Реализация параллельной редукции
4.3. Производительность сопроцессора М3 с использованием различных параметров архитектуры при реализации алгоритмов ЦОС
4.4. Результаты синтеза ЯТЬ-модели сопроцессора М3
4.5. Сравнение сопроцессоров М1, М2 и М3
4.6. Выводы
Заключение
Перечень используемых сокращений
Литература

Цикл пока хотя бы один из элементов ChannelActive равен единице:

Параллельно для каждого банка памяти 0 <= Bank < NB:

Выбрать первый канал Ch,
который обращается к банку Bank, и для которого ChannelActive[Ch] == I;
Провести чтение значения X из банка Bank по адресу ChannelAddrsfCh] / NB;
Записать значение X во множество мест ChannelData[Cw], где значения Cw удовлетворяют усолвига ChannelAddrs[Cw] == ChannelAddrs[Ch];
Пометить ChannelActive[Cw] = 0;

Аппаратная реализация такого алгоритма сопряжена с определенными трудностями. В частности, для реализации выбора первого канала Ch необходимо использовать приоритетный шифратор, на вход которого подается вектор, содержащий признаки обращения всех каналов к банку Bank, и мультиплексор для выбора значения Channel Addrs[Ch]. Для определения множества значений Cw требуется составить матрицу равенства адресов, запрашиваемых каналами; для формирования этой матрицы используется NL2 схем сравнения чисел на равенство.
Поэтому можно сделать вывод, что блок LSU плохо масштабируется при увеличении ширины сопроцессора NL и создает длинные комбинационные циклы, что приводит к снижению максимальной тактовой частоты. Для количественной оценки возможностей масштабирования блока LSU в табл. 2.2 приведены результаты синтеза этого блока (без банков памяти) на базе FPGA семейства Xilinx Virtex 6 при различных значениях NL и NB.
Таблица 2.2. Результаты синтеза блока LSU сопроцессора Ml для FPGA семейства Xilinx Virtex 6 при различных значениях NL и NB
NL NB Регистров Блоков LUT Частота, МГц
4 4 762 837